tobulinimas signalo forma vieno cokolio ECL D-FF rezultatas?

R

rfmw

Guest
Aš naudoju pusiau savo ECLinPS Lite ir plius ECL D-Flip-Flops kaip MC100EL31 ir MC100EP31.Mano grandinėje turi vieno cokolio jungtis ir nėra jokio būdo naudoti skirtingas ryšys.

Problema ta, kad šių dviejų D-šlepetės "nutekėjimas" Laikrodis signalo išėjimai (Q / Q).Laikrodis Crosstalk į rezultatus yra labai didelis (20-30%)!Kadangi aš naudoju vieno cokolio jungtis, Q (arba / Q) turi labai bloga "logikos" forma, kad Turiu problema su iškreipta logika signalus.

Kokios mano galimybės sumažinti laikrodžio signalą nuo K ir Q išėjimai D flip flop?

Any help būtų labai dėkingi!

Sveikatą,
rfmw

Redaguoti:

Turiu NECL konfigūracijos, todėl Vcc PIN yra prijungtas prie mikrojuostelinių groundplane praktiškai be jokių induktyvumą (well I cant pašalinti vidaus paketą induktyvumą, tiesa?

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Mirkčiojimai" border="0" />

.Vee PIN yra atsieta nuo gamybos iki groundplane su 0.603 100nF su minimaliomis pėdsakus ilgio ir beveik nėra per induktyvumą ...Problema yra vidinis laikrodis Crosstalk į rezultatus

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Liūdnas" border="0" />Paskutinį kartą redagavo rfmw on 06 Jan 2005 18:03, edited 2 kartus iš viso

 
Kas Clock Rate naudojate?Pabandykite sulėtinti laikrodį norėdami pamatyti jeigu Ugly signalus keisti formą ar patobulinti.

Single-Ended ECL signalai turėtų atrodyti labai gerai, jei jūs pateikėte teisingą išdėstymą ir nutraukimas.Tačiau, jei bandote priemonė šimtų MHz signalus naudojant įprastą taikymo sritį zondai su tuo daryti, tada jums reikia geriau zondavimo metodas.

 
Ačiū už atsakymus

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Mirkčiojimai" border="0" />
Kas Clock Rate naudojate?
Pabandykite sulėtinti laikrodį norėdami pamatyti jeigu Ugly signalus keisti formą ar patobulinti.Well, I'm pushing šių ECLinPS Lite ir plius lustų jų viršutinė riba

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Mirkčiojimai" border="0" />

Mano laikrodžio dažnis yra 2,5 GHz (2,5 Gbps grandinė su NRZ pseudo-atsitiktiniai duomenys ... pralaidumo nuo kelių MHz clock Freq) ir duomenų lape nurodoma, kad jo maksimali Toggle norma yra apie 3 GHz ...Žinoma, jei jums mažiau laikrodžio dažnis D Flip-flop, Laikrodžiai Crosstalk į rezultatus sumažina taip pat, bet aš tiesiog cant žemesnės Mano laikrodžio dažnis ....Single-Ended ECL signalai turėtų atrodyti labai gerai, jei jūs pateikėte teisingą išdėstymą ir nutraukimas.
Tačiau, jei bandote priemonė šimtų MHz signalus naudojant įprastą taikymo sritį zondai su tuo daryti, tada jums reikia geriau zondavimo metodas.Aš labai atidžiai atsižvelgti projektuojant PCB.Pasyvus S21 ir S11 matavimai PCB parodė gerus rezultatus.Mano ECL nutraukimas yra lygiagreti (50 omų, kad VTT-gerai, kad atsietos mikrojuostelinių groundplane).Manau, kad vienintelė problema yra ECL D FIFO, kad vėl mano klausimą, kaip pašalinti laikrodis signalus iš jų rezultatų?

Tiesioginė DC-nutraukimą 20GHz BW 50 Ohm osciloskopu ir aukšto impedanso zondas matavimai parodė maždaug tokius pačius rezultatus ... 2.5Gbps duomenis, kurie apima didelį laikrodis amplitudė, grrrr

Dėkojame padėjėjas

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Mirkčiojimai" border="0" />
 
Turėjau patirties, kai bent 2,5 GHz laikrodis įėjimai, dielektrinių nuostolių dėl PCB Board darė maždaug -1 dB nuostolių / coliai pėdsakų.Rezultatų buvo tai, kad pabaigoje įvesties signalo Clock Input buvo susilpnintas iki taško, kur laikrodis sąnaudos negali pereiti iki galo, todėl sukelia maišymo signalus tarp bėgių kelio ir Strobe sąlygos skląsčiu.Kitoje tariant, didinti įvesties signalo Clock Input, jei įmanoma.

Kitur, galite buferio duomenų įvesties ir laikrodis su vairuotoju, pvz EP16, siekiant sumažinti pašarų per parą.Trūkumas yra tas, kad jums reikia nusipirkti daugiau dalių ($$$), perdaryti savo PCB, ir jūsų sistemos galia padidės.

 
krashkealoha rašė:

Turėjau patirties, kai bent 2,5 GHz laikrodis įėjimai, dielektrinių nuostolių dėl PCB Board darė maždaug -1 dB nuostolių / coliai pėdsakų.
Rezultatų buvo tai, kad pabaigoje įvesties signalo Clock Input buvo susilpnintas iki taško, kur laikrodis sąnaudos negali pereiti iki galo, todėl sukelia maišymo signalus tarp bėgių kelio ir Strobe sąlygos skląsčiu.
Kitoje tariant, didinti įvesties signalo Clock Input, jei įmanoma.
 
Atsiprašome už pavėluotai sureagavo.

Ką reiškia turėjo vieną EP16 vairuoti duomenų patekimo sklende, o kitą EP16 vairuoti CLK įėjimai.Tikimės, kad EP16 prietaisus pateikti kai tipo buferio arba izoliacija tarp sklende ir šaltinio signalo.(Turiu ne patikrinti, ar ŽIV / VIL lygių duomenų įvesties ir laikrodis žaliavos yra tos pačios, pavyzdžiui, kad jūs galite padaryti kažką panašaus).

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top