testbench VHDL RTL

[snehaganesh]

Ar galiu rašyti Verilog Testbenches patikrinti VHDL subjektų ...Ar yra kokių nors apribojimų tai daryti?

 

[omara007]

Kaip testbench tai tiesiog laikoma aukščiausio lygio už Pagal bandymo schemą, galite naudoti Verilog testbench išbandyti VHDL komponentas.Tai daroma instancija VHDL komponentų viduje Verilog testbench taip pat galite instancija verilog blokas.Tiesiog įsitikinkite, kad jūsų aplinka palaiko mišrių kalbų dizaino.

 

[rajsrikanth]

yes u can do that, becoz mes iš tiesų atsižvelgti į klasę, kuri yra pateikta testbench momentinė.Nesvarbu, kada ir yra instancija bet kuriam subjektui arba modulį.

 

[ameed]

labas,

Taip, galite tai padaryti.

thanx .....

 

[gck]

J. galime tai padaryti.
Norėdami, kad VHDL modelis momentinė turi būti padaryta verilog bandymo stendo.
Turite perskaityti perticular modeliavimo įrankis dokumentus prieš modeliavimas.

ModelSim ir gali eiti per skyrius vadinamas Mišrus režimas modeliavimas