testbench norite verilog Netlist

[siva_7517]

Hi all,

Ar galiu naudoti tą patį testbench funkcinis modeliavimas nclaunch ir laiko tikrinimas vartų lygio modeliavimas (kuris jau yra optimizuotas technologijų biblioteka)
Iš to, ką aš pastebėjau pavyzdį verilog Netlist skiriasi palyginti su pradiniu verilog kodavimo (iki optimizuoti), nes yra standartas ląstelių pavadinimas įtrauktas į kodavimą.Taigi reikia ir nustatyti standartinę ląstelių pavadinimą į testbench už vartų lygio modeliavimas?

Siva

 

[tarkyss]

galite įtraukti į savo verilog pavyzdį pateikė biblioteką teikėjo jums testbench,

 

[siva_7517]

Labas,

Ar i know komandą įtraukti verilog modelį į testbench?

siva

 

[xuanzhu]

jei jūsų testbench nėra hierarchijos kelią ir vidaus signalą, jūs galite naudoti ją tiesiai į savo vartus LVL imitavimui.vartų modeliavimas, jums reikia įtraukti į savo vartus biblioteką Jūsų vartai Netlist

 

[siva_7517]

labas,

Yra įtraukti komandą įskaitant vartų biblioteką vartų Netlist:

"apima tools/......./silterra18.v

 

[tarkyss]

taip

 

[Nandy]

Galite naudoti kompiliavimo galimybe įtraukti bibliotekos failą.
Pavyzdžiui, prieš tools/......./silterra18.v į vcs arba verilog-xl.

Nandy
www.nandigits.com
Netlist Debug / ECO GUI režimą.