Teisingas IO standartas 125MHz signalas ..

[Nitu]

Hi ...
Aš Projektuojant greitųjų siųstuvas ant PCB, kuri ADC signalus, kurie yra susieti su "Spartan 3A FPGA ne pagal LVPECL 3 Bank standartas.Ši sąsaja dirba 250MHz.
Signalus iš 1 bankas šio Spartan 3A FPGA yra susietos su I / O "Spartan 3 FPGA.Šie signalai dirba 125 MHz dažniu.Šiuo metu šie signalai yra LVCMOS_3V3 standartas.Aš norėčiau sužinoti, kokia yra tiksli standartinės turėčiau naudoti ryšio 125MHz signalus iš vienos FPGA kitų FPGA?
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 

[mta97e]

Labas,

LVCOMS_3V3 bent 125MHz kviečia į bėdą.

1.EPI klausimus, nes aukštos įtampos signalą.
2.signalo, nes tinkamo užbaigimo trūksta.Spartos-3E vertė yra tiesa Diferencialinė nutraukimas savo IOBs kuris gali būti naudojamas 2.5V bankas LVDS.Jūs galite naudoti LVDS su atributas DIFF_TERM atributas TRUE.

Arba galite bandyti LVDCI arba LVCOMS_2V5.

 

[Nitu]

Hi Mta97e,
Ačiū už atsakymą aikštelė.
Aš norėčiau žinoti, ar nėra skirtumo standartinis LVTTL taip pat galite dirbti?
Be to, ar yra duomenų apie didžiausią įmanomą signalo dažnis remiami skirtingų IO standartus.

Ačiū ..

 

[mta97e]

labas,
ne diferencialas signalas woulud darbo 125MHz.Bet aš nesu tikras, kad jis dirba su LVTTL.

Galite pabandyti šią įrangą.Nustatykite perduoti Prots kaip LVDCI ir receieve Prots kaip LVCOMS2V5.Thers nėra tokios specifikacijos didžiausią duomenų perdavimo spartą besiremiančios įvairiomis I / O stardards.Bet PCB duomenis arba laikrodis kelias veiklos diktuoja ir kintamųjų, kurie gali būti apskaitomi naudojant tikslius IBIS imitavimo ir elektros tinklo analizė numerį.Trumpai sakant, šie pokyčiai yra

- Output buferinės savybės.
- PCB sekti parametrus, tokius kaip būdinga tariamoji varža, ilgis ir nutraukimas.
- Laiko reikalavimai dizaino.Pavyzdžiui, dukart Data Rate (DDR) reikalauja puikus 50/50 ciklas ir muito ciklo iškraipymas yra bendras dideliu greičiu.
- Jitter, įskaitant laikrodžių šaltinio jitter, Jitter pridėtinės Skaitmeninis laikrodis Vadybininkai (DCMS) ir delsimas Locked Loops (DLL), jitter, kurį sukelia SSOs, jitter, kurį sukelia Crosstalk sukeltą nedelsiant variantus PCB likučiai ir jitter pridėta išorinių tokių sudedamųjų dalių kaip PLLs.
- Triukšmo šioje sistemoje, kuri yra susijusi su šia suma:

Galia (visada priklauso nuo dizaino ir programuojami įtaisai)
Maitinimo aplenkia
Už EMI šaltiniai
Crosstalk ant PCB pėdsakai
Perjungimas vienu metu pasiekti rezultatai (SSOs)

Xilinx numatyta Modeliai IBIS modeliuoti duomenis bei laikrodį stažuočių PCB.Tačiau yra tam tikra informacija, kad Modeliai IBIS gali apribojimai

 

[Nitu]

Hi ..
Dar kartą ačiū ..
Man nepavyko rasti IO standartas LVDCI į Spartan "3 ir 3a.
Prašome padėti man surasti tai ..

 

[mta97e]

hi ..
Spartan 3 palaiko LVDCI standartą, tačiau aš nesu įsitikinęs dėl spartan3A.

jei UR naudojant ISE,

vartotojo Apribojimai -> Priskirti Package Pins ir I / O pins, pakuotės vaizdas leis priskirti I / O standartą.

Arba jūs galite nustatyti savo UCF failas.
pavyzdys
NET "C1_DC_in <0>" loc = "Pxx" | IOSTANDARD = LVDCI_25;
NET "C1_DC_in <1>" loc = "Pxx" | IOSTANDARD = LVDCI_25;Nesu tikras, ką apribojimus, taikomas apibrėžiant LVDCI, pavyzdžiui, kai bankai tik leidžia apibrėžti LVDCI ....ir tt Jūs turite patikrinti prieš lape.