J
jimjim2k
Guest
Labas
TBGenerator (IPV priemonė bandymai DTL pramoniniam dizainui)
TBGenerator - programa bandymai ir diagnosting DTL dizaino (Verilog ar VHDL).
Ši programa nuskaito failai (VHDL ir Verilog) ir automatiškai generuoja bandymų stende failą (Verilog ar VHDL formatas) ir kuris modulis buvo pasirinktas ir makro failą (TCL / TK, Sh) ypač simuliatorius (ModelSim, Active-HDL/Riviera, NC - sim, VCSi ir kt.)Jums nereikės eikvoti savo laiką rašymui bandymo suolai!
1.h ** p: / / www.hightech-td.com/
* -> T
TNX
TBGenerator (IPV priemonė bandymai DTL pramoniniam dizainui)
TBGenerator - programa bandymai ir diagnosting DTL dizaino (Verilog ar VHDL).
Ši programa nuskaito failai (VHDL ir Verilog) ir automatiškai generuoja bandymų stende failą (Verilog ar VHDL formatas) ir kuris modulis buvo pasirinktas ir makro failą (TCL / TK, Sh) ypač simuliatorius (ModelSim, Active-HDL/Riviera, NC - sim, VCSi ir kt.)Jums nereikės eikvoti savo laiką rašymui bandymo suolai!
1.h ** p: / / www.hightech-td.com/
* -> T
TNX