systemVerilog tikrinimas

[choonlle]

Aš rašau savo kodą verilog 2001.Ar galiu naudoti systemVerilog bandymo stendo kodavimo patikrinti mano RTL kodas verilog 2001?Ačiū.

 

[aji_vlsi]

choonlle rašė:

Aš rašau savo kodą verilog 2001.
Ar galiu naudoti systemVerilog bandymo stendo kodavimo patikrinti mano RTL kodas verilog 2001?Ačiū.

 

[Salma ali Bakr]

Yah
systemverilog gali būti naudojami tvirtinimai, bandymo stendo gamybos ir netgi dizainas

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />

 

[choonlle]

Kas yra teiginys?!galite daugiau paaiškinti apie tai.

 

[Salma ali Bakr]

do u know žodį "tvirtina" į VHDL
tai tiesiog būdas pasakyti ir jei tam tikros sąlygos atsitiko, ar ne
arba kitais žodžiais tariant, tam tikrą turtą savo dizaino vyksta ar ne

Pavyzdžiui, jei u pasakyti VHDL:tvirtina (aišku, / = '1 ')ataskaitoje "aiškiai nustatytas!sunkumas įspėjimas;Tai reiškia, kad ir nori teiginys apie vertę, aišku
Jei aišku, '1 ', tada šis teiginys yra klaidingas ir ataskaita arba pranešimas bus raštu nurodyti, kad: "aišku, nustatyti!"
ir kad severness šios būklės lygis yra įspėjimas
jeigu aiškiai nėra '1 'tada nieko atsitikti

arba PSL pavyzdžiui:teigti visada (A ir B)Tai reiškia, kad ir visada nori patikrinti, ar A ir B yra tiesa tuo pačiu metu
jei taip neatsitinka, tada jūsų teiginys, ar jūsų turtas yra klaidinga

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />Tikiuosi, kad buvo aišku,
ir nedvejodami kreipkitės daugiau

 

[darylz]

Jūs galite rasti daugiau diskusijų apie šį http://verificationguild.com/