systemC ir systemVerilog

E

elvishbow_zhl

Guest
Gal kas nors dar papasakok man apie skirtumą ir perspektyvos systemC ir systemVerilog.Atrodo, kad systemC remia Cadence ir SystemVerilog pagal Synopsys.ir abi yra sukurta sistema ir RTL ir patikra.

 
SystemC:
1) pagal C
2) yra naudojamas sistemos projektavimas
3) yra naudinga sistemos patikra
4) yra naudinga modelis sistema sandorių lygis
5) naudingos techninės / programinės įrangos bendro dizaino ir bendro tikrinimo
6) C poaibis
7) Įgyvendinant simuliatorius (C kompiliatorius) yra laisvai prieinama<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Vėsus" border="0" />

Architektūros dizainas ir tikrinimas

SystemVerilog:
1) yra naudojama aparatūros dizainas
2) yra naudojamas, kai mes ketiname patikrinti bloko lygiu dizainui
3) yra tradicinių Verilog superset
4) gali būti naudojamas RTL ir gete lygis aprašymai
5) Įterpiamas daug funkcijų, siekiant patikrinti (pvz., teiginiai)
6) papildo daug funkcijų, iš VHDL, kad trūko verilog
7) RTL & Gate lygio kūrimo ir tikrinimo

Rgds
KH

 
sistema C - sandoris lygio modeliavimas
sistema verilog - signalo modeliavimas

 
Beje,
Kas yra sandoris lygis neabejotinai reiškia?
Kaip man žinoti, ASIC design srautas: yra tik
SPEC-> ELGESYS-> RTL-> VARTAI-> TRANSISTOR

 
Sandorio lygio modelis yra tik patikrinti ar treniruoklius, ji tiesiog yra duomenų valdymo modelis.
Ir man patinka naudotis systemverilog, nes naudoti systemc yra bendro modeliavimas, jis turi dvi įrankiai ir dvi kalbos paleisti.ir systemverilog yra superset iš verilog, todėl tik vienas įrankiai ir vieną kalbą, manau, kad tai turės šiek klausimą.

 
systemc naudingas sverto nuo C kalba.
bet tai yra sunku HW dizaineris mokytis.
Dabar Cadence pridėti verifiction bibliotekos kaip SCV, CVE ir VIC,
UŽDAVINIAI dėl RTL / chip / blokuoti verifiction.
pepole gali reikšti vieną knygą, pavadintą "advaced patikra"
sistema verilog, šiuo metu sysnopsys yra lyderis.
bet dabar aš nerastas krekingo licenciją,
tikiuosi, kitais metais mano įmonė bus atnaujinti 2005.06.sigh ....
tai vietoj e ir Vera.

 
SystemC daugiausia sistemos lygio dizainas, architektūra, aprašymas ir tikrinimo sistemos lygis.
Sistemos Verilog naujų funkcijų, tokių kaip teigia ir kitas svarbias funkcijas, naudojamas dizainas taip pat verifiction.

 
khorram yra visiškai teisus, norėčiau atkreipti dėmesį į keletą dalykų čia.
1.SystemC hasn't įrodyta gera su RTL
2.SystemVerilog išvengiama PLI kliūtys gera, kiek lyginant su SystemC ar HVL.Tai gali padidinti modeliavimas milžinišku greičiu.Sklandžiai sąveikauti RTL ir Testbenches ir net simuliatorius
3.DPI yra kitas SystemVerilog funkcija
4.Nuo programuotojų požiūriu SystemC yra patikrinti geriausias, bet SystemVerilog bus vienas likti ilgam

 
SystemC yra įmontuoti į treniruoklius dabar daug, įskaitant ir ModelSim ir Aldec.Tai reiškia, PLI ir nėra Runtime sulėtėjimas.

C svertų už SystemC negali būti neįvertinta.Jei buvo ketinama parašyti patį patikrinimą Suite SystemC ir SystemVerilog, manau SystemC versija bus daug lengviau ir greičiau rašyti.Plius, nes jo gimtoji C , galite įtraukti C modeliais arba nuo sistemos, vaikinai, kaip ir gauti daug griežtesnė sukabinimo prie projekto ketinimų., O nuo savo C , galite duoti SW vaikinai pavyzdžius darbo kodekso statyti nutraukimas, galite naudotis atskiru kernal susieti su vairuotojo ir faktiškai naudojamas tas pats patvirtinimo kodas, vairuoti emuliacija ir chip įteisinimo ir Lab.Jis porų ir prieš srovę ir pasroviui.SystemC sunku išmokti, ir ką minėjau nėra trivialus daryti, tačiau jos mums padėjo labai.

Beje, aš linkę manyti, kad asmenims, besinaudojantiems Verilog bus baigtas iki taikant SystemVerilog ir VHDL vartotojas bus baigtas iki taikant SystemC, kad abu bus kartu egzistuoti iki kito geriausia ateina kartu.

Samir

 
Mes Verilog vartotojai ir mes pabaigoje SystemC-Verilog cosimulation.
Tai tiesa, kad (dėl Cadence įrankiai tikrai) nėra jokios kalbos, kad kalba pridėtinės išlaidos SystemC-Verilog cosimulation, todėl visa DPI Daiktai yra ne privalumas, bet problema (greičiau vienas po PLI, bet vis tiek ...) ir SystemVerilog.
Šiuo metu žmonės pradeda naudoti SytemVerilog patikrinti tik tai nėra plačiai naudojamos, nes dizainas dar ne visiškai įrankis paramą (net su Synopsys toolset).
Kai tuo tarpu, SystemC plačiai naudojama architektūra lygio modeliavimas ir kartojimą, TLM (sandorių lygmeniu modeliavimas) tampa neįkainojama dalį dizainas srautas.
SystemC ir SystemVerilog sutampa dėl tikrinimo srityje.Dėl patikrinimo dalių pakartotinis naudojimas per įvairaus sudėtingumo (nuo bloko lygio sistemos lygio tikrinimas) niekas Miksai SystemC ir SystemVerilog patikrinimas dėl paties projekto.
Mano statymas yra SystemC (ne tik su VHDL, o ne tik ne JAV).Tai tiesiog atviresnės, chip, lengviau sumaišyti su visais C / C , palikimas, ideali plėtros architektūros, HW-SW bendradarbiavimo plėtros.
Nematau jokios naudos SystemVerilog turi daugiau SystemC patikrinimo tikslui.Ir jei jums viskas išskyrus RTL kodas SystemC, automatinis RTL kodo generavimo priemones jau yra kuriami.
Įdomu yra naudoti UML visas žaidimas ...

 
Ar turite naudoti UML SystemC nuorodos?Nesu girdėjęs jokių pastangų šiuo klausimu, tačiau skamba ji įdomi!

 
Citata:

Ar turite naudoti UML SystemC nuorodos?
Nesu girdėjęs jokių pastangų šiuo klausimu, tačiau skamba ji įdomi!
 
yra straipsnių pora galbūt norite atsisiųsti formą internete, Bandžiau įkelti juos, bet savo tinklo nepavyko, T leido.jų pavadinimai yra:

UML modeliai su SystemC
SystemC kodą iš UML modelių

jie abu PDF

 
Manau, tik skirtingi yra, kuris iš jų yra supportted geriau EGA programine įranga, jei Cadence ir Synopsys visiems pareiškė, kad S. laimėti, tada SV laimėti.Tačiau jų yra varžybos, NC, SC, ir teikia pirmenybę VCS labiau SV, kuris iš jų yra geresnis nuo to, kaip ji bus remiama ir populiarinamas

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top