M
mawais
Guest
Labas!
Esu naujas VHDL, aš noriu žinoti, kad yra po kodo fragmentą synthesizeable ar ne
procesas (x)
pradėti
if (x renginys ir x = '0 '), tada
.....
....
end if;
galutinio proceso;
Kur x yra bet koks signalas ar įvesti kitas, nei laikrodis.Aš perticularly nuoroda į įvykio pareiškimas, kad tai įmanoma syntesize kraštas trigreed procesas asynchronicznie realiu laiku techninės įrangos.
Aš naudoju Xilinx ISE 10.1.Ar kas nors pasakyti, kaip žinoti, naudojant šią programinę įrangą, kuri dalis ar pareiškimas nėra synthesizeable.
Thanks in advance.
nuoširdžiausi linkėjimai,
Muhammad Awais.
Esu naujas VHDL, aš noriu žinoti, kad yra po kodo fragmentą synthesizeable ar ne
procesas (x)
pradėti
if (x renginys ir x = '0 '), tada
.....
....
end if;
galutinio proceso;
Kur x yra bet koks signalas ar įvesti kitas, nei laikrodis.Aš perticularly nuoroda į įvykio pareiškimas, kad tai įmanoma syntesize kraštas trigreed procesas asynchronicznie realiu laiku techninės įrangos.
Aš naudoju Xilinx ISE 10.1.Ar kas nors pasakyti, kaip žinoti, naudojant šią programinę įrangą, kuri dalis ar pareiškimas nėra synthesizeable.
Thanks in advance.
nuoširdžiausi linkėjimai,
Muhammad Awais.