synthesizable delsimas

[superhet]

Turiu problema, kai duomenis iš vieno modulio turi būti skiriamas į kitą modulį, bet su vėlavimu.į modeliavimas su ModelSim vėlavimų gali būti lengvai generuoja # <amount iš delay> bet Kaip aš galiu gaminti synthesizable nedelsiant.Sakykime aš noriu atitikmuo

# 30

laikas yra nanoseconds ir laikrodžio dažnis pasirinkimas priklauso nuo jūsų

 

[wolfheart_2001]

Vienintelis būdas gaminti vėluoja plds yra sukurti vidaus laikmatis skaičiuoja pagal laikrodžio sistemos.

U imituoti UR dizaino funkcionalumo ne laikas.

U naudojimo laikas ataskaitose matyti tik UR dizainas tinkamas greitis.

 

[ilikebbs]

Jūs galite naudoti synplify_pro pridėti maršruto laikas.
naudoti savo SRITIS

 

[omara007]

Apskritai vėlavimas nėra synthesizable nebent yra counter (panaši į chronometrą) ..nedelsiant turi įtakos 2 pagrindiniai veiksniai:
1 - vartai nedelsiant ..
2 - maršrutą greičiau ..
If u GINAMOS (theoritically) tiksliai žinoti, vartai, kad UR ketinate naudoti ir jų vėluoja, tada maršrutą tarpo tarp jų, tada ir galės turėti tikslią synthesizable nedelsiant ..