Syntehsizable VHDL kodas

[Osbourne]

Aš perskaičiau Ashendens knyga apie VHDL, bet aš pripažinti, kad ne viską galima susintetinti.Kaip aš galiu žinoti, kuris dalys VHDL yra synthesizable, o kurie ne?

 

[nand_gates]

Geriausios jums priminti J. Bhaskar.VHDL gruntas.Addison Wesley knygą!

 

[Engineer_Bob]

Hi Osbourne,

I m nebus tai per tave, aš suprantu, kad jūs pradedate naudoti DTL-ai tai tikrai Forumas komentarą dėl daugelio klausimų, kad aš ve skaityti apie tai, todėl prašome don t susigundyti!

Neseniai paštu apie karšto sričių dirbti, patikrinimas, atrodo, taip viena gija, tai buvo priskirti vis sudėtingesni, man įdomu, kiek tai tikrai dėl kurių įgūdžiai raštu vieta DTL pirmojoje!

Don t go ir skaityti apie tai, ką kažkas mano, gali būti susintetintas, tiesiog galvoti apie tai, tai bus akivaizdus!

Jei norite rašyti DTL-ų veiksmingai pirma turite turėti galimybę kurti skaitmeninį grandynais.Jei jūs suprantate, ką grandinė gali padaryti, tuomet jūs žinosite, ką galite sintezė ir ką jūs cant.

I m rašyti, kad pabandyti, kad padėtų jums jūsų būdas raštu gera DTL, jos ne kaip kritika.

Tiesiog prisiminkite, ką DTL faktiškai reiškia, apibūdinti aparatūros norite, o ne abstrakčios idėjos, ką norite kodo fragmentą, ką reikia padaryti.

Manau, kad tai yra labai vertingas tiek patarimų išgirsite apie rašymo DTL, parašyti norite aprašymas aparatinė įranga, kuri Jums

I d rekomenduojame, kad jūs parašykite, ką norite prietaise daryti, apibūdinti ją DTL tada po tiek, aprašymas ir VHDL čia ir paprašyti patarimo.

Aš padėti, ir aš esu tikras daugelis kitų, būtų per daug (I ve buvo puikūs patarimai iš šio forumo)

Kind regards, ir sėkmės su juo Bob

 

[srik_naidu]

Sveiki,
Įvadas į VHDL pagal douglus kriaušių yra gera knyga VHDL sintezė.

Kalbant,
srik.

 

["Google"]

[No message]

 

[no_mad]

Hi Engineer_Bob,

Ei, tai tikrai geras patarimas.Tai, kaip jūs pribaigti labai geras.

I'll keep THT mano galvoje.

Ačiū
no_mad

 

[omara007]

Osbourne rašė:

Aš perskaičiau Ashendens knyga apie VHDL, bet aš pripažinti, kad ne viską galima susintetinti.
Kaip aš galiu žinoti, kuris dalys VHDL yra synthesizable, o kurie ne?