Synplicity / Synopsys contraint equiv

J

JayJay

Guest
Ar yra kokių nors skriptą ten konvertuoti tarp Synopsys apribojimas scenarijai ir synplicity apribojimas scenarijus?

Be to, atrodo, nėra tiesioginis būdas nustatyti įvairių vėlavimų (ty set_max_delay) į synplicity.Ar tai tiesa?Ar man reikia naudoti referece į virtualų laikrodį?

dėkoja visiems,
JJ

 
Tiesą sakant, kai nustatyti pasaulio dažnis GUI, ji taikoma visiems laikrodžiai (išskyrus vartais) ir visi Kombinatoryczny takai.

linkėjimai,
Buzkiller.

 
Ir sako aš krūva combinitorial takai:
Kelias A turi 7ns m (at) x vėlavimą
Kelias B "5ns m (at) x vėlavimą
Kelias C turi 3ns m (at) x vėlavimą

nurodydama tai Synopsys lengva naudoti set_max_delay variantą.

Be per varžančios keliai A ir B. Kas yra paprasčiausias būdas apriboti šių maršrutų synplicity pro?

linkėjimai,
JJ

 
Ar šie keliai visiškai Kombinatoryczny (nuo įvedimo trinkelėmis išvesties pad) ar jie yra tarp 2 registrus?

linkėjimai,
Buzkiller.

[Šią žinutę redagavo: buzkiller on 2002-04-03 01:07]

 
Štai citata iš padėti failą Synplify 7:

Apibrėžti Laikrodžiai
...
5.Define vidaus laikrodžio dažnis (laikrodžiai sukurtas viduje) su define_clock suvaržymas.Taikyti apribojimą pagal šaltinio vidaus laikrodis.

Šaltinis: Comb.logika
Taikyti define_clock į ...: Neto.Įsitikinkite, kad naudojate n: prefiksą į APIMTIS sąsaja.

linkėjimai,
Buzkiller.

[Šią žinutę redagavo: buzkiller on 2002-04-03 02:21]

 
Bandė apibrėžti vertual laikrodžiai ir Priskirdamos 0 įvesties ir išvesties vėlavimų wrt atitinkamą sigs.Atrodo, kad priemonė tik atrodo vienas laikrodis ir optimizuoja ją.Šiuo atveju vclockSlow.Žr apribojimai žemiau:

Apribojimai:
#
# Laikrodžiai
#
define_clock pavadinimas (clk40) laikotarpio 25,000 rise 0 kritimo 12,500-clockgroup clk40
define_clock-virtual-name (vclockFast) laikotarpio 10,000 rise 0-U 5-clockgroup vclocks
define_clock-virtual-name (vclockSlow) laikotarpio 20,000 rise 0-U 10-clockgroup vclocks

#
# Inputs / Outputs
#

# pagal nutylėjimą I / O apribojimų
define_input_delay neįvykdymo 0,00-ref vclockSlow: r
define_output_delay neįvykdymo 0,00-ref vclockSlow: r

# suvaržyti Req / ack takai
define_input_delay (i * AckIn) 0,00-ref vclockFast: r
define_output_delay (o * AckIn) 0,00-ref vclockFast: r
define_input_delay (i * ReqIn) 0,00-ref vclockFast: r
define_output_delay (o * ReqIn) 0,00-ref vclockFast: rAš trūkstamų nors čia?

linkėjimai,
JJ

 
Manau, kad galite nustatyti tik vieną virtualų laikrodis dizaino, bet nežinote apie jį.Keisti tvarką virtualus laikrodžiai jūsų. Sdc byla, ir jei šį kartą "vclockFast" bus pasirinkta, tada aš esu teisus.
Anyway, kodėl norite nustatyti tikslius apribojimus šių Kombinatoryczny paths?Tai allrignt į overconstraint savo sintezę, kaip ilgai jūs teisingai apribojimai PAR.

linkėjimai,
Buzkiller.

 

Welcome to EDABoard.com

Sponsor

Back
Top