Synchronizers dėl FPGA (daugiau) reikalavimus

[suquid29]

Pačiu klausimu iš praeitą savaitę, tačiau tikslius reikalavimus dabar

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />Noriu imlement tai labai paprasta grandinė, ant VirtexII-Pro:<img src="http://images.elektroda.net/37_1215896759.jpg" border="0" alt="Synchronizers on FPGA (more requirements)" title="Synchronizers dėl FPGA (daugiau reikalavimų)"/>Kai mėginiai imami asinchroninis signalas, galite įvesti Metastabilność.Šio paprasta
grandinės, aš pavyzdys tiek CLK ir uždelsto CLK.Delsimo trukmė iš tikrųjų yra t_ko = t_su t_h, taigi, vienas FS atrinktų teisingai.

Problema įgyvendinimo vėlavimą linija.
Pagal VirtexII-Pro duomenų lapas, t_su t_h bendrojo CLB yra ~ 0,14 ns, priklauso nuo greičio lygio, todėl noriu, kad būtų galima įgyvendinti nedelsiant laikantis rezoliucijos 0,01 ns.Ar tai įmanoma?

Pagal tą pačią doc, t_pd iš LUT yra ~ 0,23 ns, todėl kaskados NTT vartai wont do it ...

Ačiū į priekį.

 

[rasj12]

hello ..skaityti šią knygą

J. Kalisz, R. Szplet, A. PONIECKI, Field Programmable Gate Array pagrįstas
time-to-digital converter with 200 PS rezoliucija, IEEE Trans.Instrum.Skatinimo priemonės.,
Vol.46, no.1, pp.5.155, Feb 1997.

 

[AdvaRes]

Labas,
Čia rasite knygoje:

http://www.edaboard.com/viewtopic.php?t=306831&highlight=field programmable gate array based timetodigital converter 200ps

 

[j_andr]

suquid rašė:

/.../ Aš noriu, kad būtų galima įgyvendinti nedelsiant laikantis rezoliucijos 0,01 ns.

Ar tai įmanoma ?/.../

 

[suquid29]

Dėkojame už jūsų atsakymus.

Žinau apie du-flop sinchronizatorius.Iš tikrųjų aš žinau apie daugelį medžiagų rūšies
nuo synchronizers.Priežastis yra ta, kad mano projekto tikslas yra palyginti įvairių
metodus sync (spektaklio, plotas, latency).

Taigi ...Aš vis dar reikia sukurti nedelsiant linijomis paslaugoms, siekiant įgyvendinti kai synch.

Ar kas nors yra įgyvendinimo vėlavimą su VirtexII idėja Pro aukštos res?
Ar galiu naudoti DCM kaip nors greičiau linija?(gali ne paveikslą jį iš vartotojo vadovas)

Ačiū.

 

[j_andr]

jūs skaityti DCM vartotojo vadovą / instrukciją?
kiek aš atsimenu, kad įmanoma pakeisti faze iš laikrodis
dinamiškai;
kita vertus, dėl savo tikslo: "Synchronizers dėl FPGA" Viskas, ką reikia
yra clk0 ir clk90, galiausiai clk180 Rezultatų DCM;Parašytas po 18 minučių:suquid29 rašė:

Ar galiu naudoti DCM kaip nors greičiau linija?

(gali ne paveikslą jį iš vartotojo vadovas)

 

[suquid29]

Paaiškinimas: Man reikia, kad būtų galima greičiau ir laikrodžio bei duomenų gera res.

Ar tai bus padaryta DCM?VirtexII-Pro Docs galima rasti adresu:
http://www.xilinx.com/support/documentation/virtex-ii_pro.htm

 

[suquid29]

Pagal dokus, kurių sudėtyje yra DCM, gali atidėti tik laikrodis.

Ką jums reiškia sąvoka "tobula?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />