susiduria SDFA klaidos

[tilak]

Sveiki,

Aš susiduria su taip SDFA Klaidos važiuojant sdf_annotated elemento lygiu modeliavimo Verilog-XL.:
Nepavyko rasti WIDTH timingcheck
Nepavyko rasti SETUPHOLD timingcheck
o, matau šių rinkmenų skaičius SDF.

(TIMINGCHECK
(Plotis (negedge CLK) (0,1003: 0,1003))
(Plotis (posedge CLK) (0,0849: 0,0849))
(SETUPHOLD SD (posedge CLK) (0,3794: 0,3794) (-0,0713:: -0,0713))
(SETUPHOLD SCAN (posedge CLK) (0,3593: 0,3593) (0,0259: 0,0259))
(SETUPHOLD D (posedge CLK) (0,071: 0,071) (0,054: 0,054))
)

Prašome padėti.

Mano
Tilak

 

[aji_vlsi]

Tilak,
Patikrinkite ar jūsų Verilog bibliotekos modelis neturėjo šių laiko patikrinti specifikacijas (ieškoti $ plotis, $ setuphold).

Aji
http://www.noveldv.com

 

["Google"]

[No message]

 

[farmerwang]

Patikrinkite savo flip-flop verilog modelis (atrodo kaip trigeris su nuskaitymo iš SDF), ieško nurodyti blokuoti, patikrinkite, ar setuphold / plotis patikrinti egzistavimo.Žemiau yra patikrinti pavyzdys plotis ir setuphold.

nurodyti
specparam
tplh $ CK $ Q = 0,1,
tphl $ CK $ Q = 0,1,
tsetup $ D $ CK = 0,
thold $ D $ CK = 0,
tminpwl $ CK = 0,
tminpwh $ CK = 0;

jei (vėliava)
(Posedge CK *> (Q : D)) = (tplh $ CK $ Q $ tphl CK $ Q);
$ Plotis (negedge CK, tminpwl $ CK, 0, pranešėjas);
$ Plotis (posedge CK, tminpwh $ CK, 0, pranešėjas);
$ Setuphold (posedge CK & & & (vėliavos === 1), posedge D tsetup $ D $ CK, thold $ D $ CK, pranešėjas,,, wdCK, wdD);
$ Setuphold (posedge CK & & & (vėliavos === 1), negedge D tsetup $ D $ CK, thold $ D $ CK, pranešėjas,,, wdCK, wdD);
endspecify