Struktūriniai ASIC

[viswa]

Kas yra maent pagal struktūrines ASIC ir kaukė programuojamą ląstelių struktūra ASIC? Jei jis yra tarp FPGA ir ASIC wat yra panašumas į FPGA ir ASIC?

 

["Google"]

[No message]

 

[arunragavan]

Struktūrinis ASIC yra tie, kurie yra panašūs į ląstelėmis ASIC ..Pažvelkite į šią

h ** p: / / www.synplicity.com/products/structuredasic/

panašumo VDK būti išdėstymas ląstelių ..bet rimtai ASIC ir FPGAs yra visiškai skirtingi.

Kalbant,

 

[dddain_bramage]

> Kas yra maent pagal struktūrines ASIC ir kaukė programuojamą ląstelių struktūra ASIC?

Struktūrinis ASIC dažnai, palyginti su "standartinės ląstelių" ASIC.Be standartinių ląstelių ASIC, klientas turi visišką laisvę taikyti visas "sluoksnius" ir vaflių (logika, sujungti, per ir tt) struktūra ASIC, gamintojas parduoda "standartinis rėmelis" su grandines jau įspausta dėl bazinių sluoksnis.Tai tarsi kaip FPGA, kai miršta zonos yra apgyvendintos didelės mišinys loginių elementų (IR, ARBA, NE, įtaisų ir tt), ir kai aš suma geresnius išteklius (RAM, užsiregistruok bylos, PLLs, / O blokai.)

, Palyginti su standartiniu elementu ASIC, struktūrizuoti ASIC (tos pačios die-zona) yra mažesnės panaudojimas (ty mažesnės logika talpa), bet greičiau apsisukimo laikas (nuo tapeout į pirmąjį silicio) ir mažesnis NRE išlaidas.Greičiau laikas yra ne todėl, kad struktūrinis-ASIC yra pagaminti greičiau - tai reiškia, kad struktūrinis-ASIC produktas "standartizuotos" pagrindinis sluoksnis.Dėl gamintojo produktų linija, visos linijos lustai prekės yra tapačios, todėl Mfg gali išsigalvoti juos prieš klientas pateikia užsakymą.Tai leidžia greitą pirmą silicio, nes kliento laikas yra tik metalo sluoksnis užbaigimas (viršutiniame sujungti sluoksnius) ir ASIC.Be to, kiekvieno kliento ASIC-kad reikia tik dalinis rinkinys kaukės (viršutinių sluoksnių), mažinant NRE-kaina tapeout.

Standartinis ląstelių ASIC apskritai mažiau "Vieneto" kainą.Žinoma, nuo standarti-ląstelių ASIC prasidėti tuščias butai ", klientas turi visišką laisvę pritaikyti taikymo mirti už jo.(Ribojama tik talentas ir proceso projektavimo taisyklės.) Tačiau, kaip liejimo procesų ir toliau mažės, standartas ląstelių tapeouts toliau Raketa.Rentabilumo riba už pelningas standartas ląstelių ASIC gaminys ir toliau judėti aukščiau ir aukščiau (apimtis). Tokios struktūros ASIC ir FPGAs greičiausiai užpildyti vidurio kiekiais.

Kaip standartas ląstelių ASIC, ASIC struktūros yra siūlomi skirtingų produktų linijas.Yra produktai, kurių tik 1 klientas sujungti sluoksnis (tik 1 orderable kaukė sluoksnis), ir yra produktų su 4-5 sujungtų sluoksnių (4-5 orderable kaukė-sluoksnių.) Ir, žinoma, jos produktų diferenciacija yra "pasirengimo įterptųjų IP "(atminties valdiklis, mikrovaldiklis, greitųjų I / O, įterptųjų RAM / ROM ir tt)