Strange PLL reiškinys

R

radiohead

Guest
Hi all!

Aš matavimai daliniais N sigma-delta PLL.Sintezuojami dažnis: 2.5-4GHz.Nuoroda dažnis 26MHz.Kanalo ilgio 360kHz.

Viskas atrodo teisingai.Naudojant MUXOUT pin, i gauti padalintas RF ir Nuoroda laikrodis su teise dažnumas.

Bet elektros energija sudaro valdybos, vietoj a nice sinewave (kai fazinį triukšmą, i know), I get a moduliuojama vežėjas.Tai centras dažnis gerai nors, kad PLL veikia užraktas.Matuojant apie charge pump produkcija, rasti mokestis Pasikartojimų dažnis yra labai mažas, pvz 11kHz.Daug mažesnis nei tikėtis iš PLL parametrai.Ir šį dažnį ripples per ciklo filtro ir gamina moduliuojama vežėjas.

The Silver tikrai patenka iš mokesčio siurblys, kaip pereiti labai kietas.Į Opamp į kilpą filtras yra puikus ir ramioje ir neturi svyruoti.

Jei tai keistą fenomeną atėjai?

ANF į queerest dalykas visiems: po tam tikro laiko (pvz. 5 minučių), Modulation dingsta, fiksavimo yra ok, ir viskas veikia kaip sumodeliuotais su programine įranga.

Can anybody give me a clue, kas vyksta pereinamojo laikotarpio?Aš tikrai bandė daug, bet nieko, atrodo, darbe.

 
Užmiršo paminėti, kad tai nėra temperatūros poveikio.Kai sumontuota fazės sinchronizavimo kilpa yra graži, ir aš unpower valdybos tada REpower jis iškart po to, 11kHz yra ten vėl!

 
Kaip ketinate žaisti už siurblio dabartinės?
tai jokio poveikio?
Kokios PLL IC Jūs naudojatės?

 
Charge pump dabartinės sumažinti neveikia.Naudoti ADF4153 nuo analoginių.

Kai PLL yra užraktas, aš galiu net nustatyti mokestį siurblys srovės didžiausią vertę kiekvieną dažnį.Fazės skirtumas yra 50 laipsnių, daugiau nei pakankamai spręsti šią papildomą pelną.

 
Labas.Ar naudojate kokius nors mažai nutraukimo įtampos reguliatorius, tinkamai įvesties / išvesties atsieti riba?Kartais galite gauti sawtooth tipo Silver dėl reglamentuojamų LDO produkciją, jei dangtelis nėra dešinėje.

Be to, jūs naudojate signalo generatoriaus kaip 26MHz laikrodis, arba tiesiog kai kurie laikrodis generatorius?Galbūt tai gerai apibūdinti laikrodis pirmiausia.

 
Tiesiog matuojamas reguliavimo rezultatų dar kartą.Jie kaip švaraus kaip švilpukas.Nėra čia.

Apie reference: naudoti DDS kaip nuoroda.Diferencialinė išėjimo, filtruoti, AC kartu į PLL.I get a very nice sinewave čia.Kai matuojamas spektro analizatorius, ne mažai freq atšaka, kuri yra 80dBc nuotolio!

 
Kas yra nuoroda į DDS, tai TCXO?Ar nuoroda į DDS užtrukti atsiskaityti?

 
Ne, tik XO.Išvalyti nuo pradžių.Aš manau, dažnis gali perkelti keletą ppm per pašildymo į XO, tačiau tai negali sukelti savo problemas.

 
Aš turėjau tam tikrų problemų su LDO's praeityje dėl triukšmo.Viena iš problemų yra ta, kad didziausių apimties zondas jiems kartais quiets juos.Turi pasakyti, kad aš niekada patiko LDO's to žemo triukšmo PLL programas.Mano senas 723 dar buvo karalius, dar po to, kai tapo prieinama SM

 
Tikiuosi, kad jūs turite daugiau nei vieną stabilią veiklos taškas jūsų PLL.Tai gali būti dėl karpymas arba apriboti elgesį mokestis siurblys dabartinį palyginti įtampa elgesį.Normalus mokestis siurblio per vidurį diapazone gauti sumažinta, tiekimo ribas.Jei linijos filtras yra aktyvus grandinės ir Nonlinear produkcijos vykdytojai gali sukurti stabilią DC veikimo taškas su impedancja įvesties veikliosios grandinę.Šis punktas priklauso nuo faktinio mokesčio siurblys srovė.Jei pasyvus kilpa filtras naudojamas atsiliepimų iš varactor galima šaltinis panašų elgesį.Jei kai kuriais apribojamas parametru
pvz. tiekimui pakeitimus, taip pat elgesys turi pasikeisti.Kad būtų pateikti keletą patarimų.

 
<img src="images/smiles/icon_idea.gif" alt="Idėja" border="0" />Hi all,
Aš perskaičiau diskusiją apie PLL dizainas ir problema, kad surasti.Štai keletas naujų idėjų.Ar turite 2.5V ne OP įėjimas su suffition srovės OP šališkumo.Aš turėjau problemų su OP027 kai panašų į jūsų, kad poslinkis R dabartinės turi būti didesnis nei 2mA.Taip pat yra svarbu, kad jūs turite OP, kurie gali pereiti prie 0V tai reiškia, kad jūs turite min-5V at VCC arba OP su su galimybe pereiti prie-VCC
tik įtampos dėl VCC ir VCC į žemę LM358 .. etc.IF jūs neturite pakankamai OP ji dirbo laikas nuo laiko, kaip lyginamasis gaminančių kai kurios žemo dažnio avarege dažnis yra artimas priprastas bet PLL IC neįrodė, kad yra dažnio teisingas.
Daugelis Succes į PLL dizainas

XTASA

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top