$ Stebėti sistemos užduotį verilog

Verilog sintaksė nėra pasakyti, kad $ monitorius visada bus pradinis bloko viduje. Sintaksė tik sako apie $ stebėti.
 
Labas ASIC_intl, $ stebėti, kai pripažįstama, kad, nuolat stebi parametrų sąrašas signalus, nurodytus kintamuosius / reikšmes ir rodo visus parametrus, sąraše, kai bet kintamieji / signalus pokyčių vertę. Kadangi ši sistema nuolat stebi vertes, ji turi būti taikoma tik vieną kartą ir todėl, paprastai remiamasi pirminio bloko nuo pradinio blokas taip pat taikomos tik vieną kartą per modeliavimo ilgis. Tačiau tai nėra būtina, kad $ monitorių pareiškimas turi būti remiamasi per pradinį bloko. Galite pasinaudoti bet kokių procesinių bloko (kaip visada blokas). Tiesą sakant, ji gali būti remiamasi kelis kartus kartu su monitoron $ ir $ monitoroff pareiškimus. Hope this helps. , Saurabh
 
Jis naudojamas, kad galėtumėte peržiūrėti teksto formato konsolės išėjimai
 
Mes galime naudoti $ stebėti ir $ ekranas, verilog Šis $ monitorius rodys išėjimo kintamųjų kinta laiko atžvilgiu vertybes, $ ekranas kaip printf C kalba.
 

Welcome to EDABoard.com

Sponsor

Back
Top