Specialusis skaitiklis: nustatyti ir iš naujo paskatino didėjančios krašto p

[Danielye]

Ar tai skaitiklis gali būti įgyvendinama? Šis skaitiklis turi tris įvesties, iš naujo (skaidrus), nustatyti (sustabdyti skaitiklis), laikrodis, aš noriu, kad visos šios sąnaudos gali paskatino skaitiklis kylant krašto. Kaip įgyvendinti šią logiką? Ar kas nors prašome pateikti VHDL kodą? Thanks a lot!

 

[Black Jack]

[Quote = Danielye] Ar tai skaitiklis gali būti įgyvendinama? Šis skaitiklis turi tris įvesties, iš naujo (skaidrus), nustatyti (sustabdyti skaitiklis), laikrodis, aš noriu, kad visos šios sąnaudos gali paskatino skaitiklis kylant krašto. Kaip įgyvendinti šią logiką? Ar kas nors prašome pateikti VHDL kodą? ! Ačiū [/quote] SAF su sinchroninio Preset [kodas] biblioteka IEEE; naudoti IEEE.std_logic_1164.all yra subjektas act_dff_sync_pre uostas (CLK, duomenimis, iš anksto: į std_logic; Q: iš std_logic), pabaiga act_dff_sync_pre, architektūra elgtis iš act_dff_sync_pre yra pradėti procesas (CLK) pradėti jei (clk'event ir CLK = '1 '), tada jei (derinys = '0'), tada q

 

[Black Jack]

8-bit auga iki prekystalio kraštas synch. naujo, iš anksto [kodas] biblioteka IEEE; naudoti IEEE.std_logic_1164.all, naudojimas IEEE.std_logic_unsigned.all, naudojimas IEEE.std_logic_arith.all, subjektas skaitiklis yra uostas (CLK, rinkinys, RST: std_logic; skaičius: iš std_logic_vector (7 downto 0)); pabaiga skaitiklis, architektūra elgtis iš skaitiklis CNT signalas: std_logic_vector (7 downto 0); pradėti procesas (CLK, CNT, RST, rinkinys) pradėti jei (clk'event ir CLK = '1 '), tada jei ( RST = '0 '), tada CNT '0'); elsif (nustatyti = '0 '), tada CNT '1'); dar CNT

 

[Git]

Galima naudoti vieną JK flip flop tai padaryti. Tiesiog vilkite vieną paverčia schematišką ir pamatyti, kas kodas generuoja idėją, kaip ją įgyvendinti VHDL. [Kodas] architektūra Elgsenos fjkc pradėti procesą (C, CLR) pradėti jei (CLR = '1 '), tada Q