skaitmeninio filtro RTL sintezė verilog

[nijMcnij]

Hello all,

Esu gana nauja skaitmeninės ASICS srityje, bet turiu darbo žinių verilog.

Could someone Prašome pateikti informaciją apie tai, kaip filtro koeficientai nustatyti filtro galima projektuoti fiziškai dalykas verilog.

Many thanks for your help

 

[aravind]

u galima nustatyti bendro effiecient vertybės ROM.
išlaisvinti kanalas beheviour.
pradinis kanalas bendrai efiecient vertė's turi būti gauti iš MATLAB modeliavimo.
tada u galima atnaujinti pagal kanalo variantas.

 

[tarkyss]

jei coeffeicients yra nustatytos
Jūs neednt įrašyti ROM coeffeicients
galite įgyvendinti nustatytas coeffeicient daugikliu verilog

 

[maverick88]

Ar yra kokių nors gerų Verilog Filtruoti dizaino pavyzdžių?

 

[nijMcnij]

thank u tarkyss ir aravind jūsų vertingų atsakymų,

Aš atsiprašau, kad mano klausimas buvo šiek tiek neaiškus.

filtras Noriu įgyvendinti, turi būti naudojamas integruotai ADC (fiksuoto koeficientais), tai leidžia manyti, aš noriu įgyvendinti Decimacija filtras ..... Kaip aš einu apie jį įgyvendinti verilog ?..... Garsai paprasta u, bet ne man

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Taigi, jei someome gali būti gražus geras pavyzdys, aš wuld really appreciate it.

ačiū