sintezė naudojant Takt

[guzhal]

1.can bet duok man visą srautą pks_shell Takt įrankis. Rašau į VHDL failo ir aš galiu eiti iki ir "sukurti bendruosius" ir optimizuoti (tai klaida: butai plotas nenurodomas) ir įrašyti jį į verilog Netlist failą. jeigu aš šį verilog Netlist failą kaip indėlio į susidurti, ji suteikia klaida, verilog failą.

2.Does susidurti priemonė trunka įvedimo Netlist į verilog tik formatu ar VHDL Netlist gali būti teikiama tai .....?<img src="images/smiles/icon_question.gif" alt="Klausimas" border="0" />guzhal

 

[Gliss]

PKS yra Fiziškai Knowledgable sintezė.Norėdami, kad Jums reikalinga butai informaciją.Tai reiškia, kad jūs turite pereiti į įrankį, pavyzdžiui, encounter, Išrašo DEF failus ir grįžti į PKS.

Jei turite kitų klausimų, paskelbkite savo tikslų klaidos pranešimus.

 

[vlsi_whiz]

Labas,

Štai visą srautą sintezės įskaitant scan-įdėjimo.I
didnt įtraukti PKS srautas Aš paprastai P & R rankiniu būdu SoC encounter.Šis srautas bus jums prie išėjimo verilog Netlist.

SoC encounter užtrunka tik Verilog Netlist ir neskaito VHDL failai / netlists.Galite sintetinti VHDL failus naudojant PKS ar Build vartai ir Išrašo verilog Netlist P & R.

Štai visą srautą:

Kodas:# -------------------------------------------------

# Setup Lib ir dirs

# Pakeisti lib_dir nurodyti sintezė bibliotekos naudoti ir katalogo struktūra vadovautis.nustatyti <lib_dir> ..

nustatyti tcl_dir $ lib_dir / tcl

nustatyti rtl_dir $ lib_dir / rtl

nustatyti lib_dir $ lib_dir / lib

nustatyti rep_dir $ lib_dir / rpt

nustatyti adb_dir $ lib_dir / adb# ------------------------------------------------# ------------------------------------------------

# Nustatyti Globalsset_global message_verbosity_level 8

set_global echo_commands tiesa

set_global report_precision 5

set_global fix_multiport_nets tiesa

set_global sdc_write_unambiguous_names Padirbtą

set_global line_length 1000

# -----------------------------------------------# -----------------------------------------------

# Skaityti Technika libsread_tlf $ lib_dir/slow_4.3.tlf

read_tlf $ lib_dir/pllclk_slow_4.3.tlf

read_tlf $ lib_dir/ram_128x16A_slow_4.3.tlf

read_tlf $ lib_dir/ram_256x16A_slow_4.3.tlf

read_tlf $ lib_dir/rom_512x16A_slow_4.3.tlf

read_library_update $ lib_dir/tpz973gwc-lite_4.3.tlfset_global target_technology lėtai# Pranešimas biblioteką

report_library

# -----------------------------------------------# -----------------------------------------------

# Skaityti failai (VHDL ir Verilog)read_verilog <kelią iki file/filename.v>arbaread_vhdl <kelią iki file/filename.vhd># Build generinis vartų lygio Netlist

do_build_generic# Pažymėkite Netlist klaidų / įspėjimai

check_netlist-verbose

# -----------------------------------------------# -----------------------------------------------

# Nustatyti nuskaitymo teiginių

issue_message tipo info "Žemėlapiai test_control modulis"set_current_module test_control

do_xform_map

set_dont_modify [rasti-hier-modulis test_control]

set_current_module [rasti modulio dtmf_chip]issue_message tipo info "Setting up for nuskaitymo sintezė grandinės būdas"set_scan_style muxscan

set_global dft_scan_path_connect tieback

set_global dft_scan_avoid_control_buffering tiesa

set_scan_mode IOPADS_INST / Pscanenip / C 1check_dft_rules# Ištaisykite klaidas DfT struktūra

set_test_mode_setup test_mode 1

set_test_mode_setup atkurti 0

check_dft_rules

# ------------------------------------------------# ------------------------------------------------

# Nustatykite laiką ir sintezės apribojimų

# ----------------------------------------# Įsteigti administracinį ir sinchronizavimas Kontekstas "

issue_message tipo info "-> Setting up Hierarchinis ir sinchronizavimas kontekste ..."set_current_module dtmf_chip

set_top_timing_module dtmf_chip# Nustatymas Idealus Laikrodžiai "

issue_message tipo info "-> Parametrai Ideali Laikrodžiai ..."

set_clock vclk1 laikotarpį 6,0-signalo (0 3,0)

set_clock vclk2 laikotarpį 12,0-signalo (0 6,0)# Nustatyti Pirminis Laikrodžiai

issue_message tipo info "-> Parametrai Pirminis Laikrodžiai ..."

set_clock_root parą vclk1 [rasti uosto refclk]# Nustatymas Viduje Sugeneruoti Laikrodžiai

issue_message tipo info "-> Parametrai Vidaus Laikrodžiai ..."set_generated_clock pavadinimas vclk1_int1-nuo DTMF_INST / TDSP_CORE_INST / DATA_BUS_MACH_INST / CLK-divide_by 2 DTMF_INST / TDSP_CORE_INST / DATA_BUS_MACH_INST / write_reg / Q

set_generated_clock pavadinimas vclk1_int2-nuo DTMF_INST / DMA_INST / CLK-divide_by 2DTMF_INST / DMA_INST / write_reg / Qissue_message tipo info "-> Parametrai Muxed Laikrodžiai ..."

nustatyti clock_pin [rasti-hier-pin DTMF_INST / TEST_CONTROL_INST / m_clk]

nustatyti drive_pin [get_drive_pin-hier [get_info $ clock_pin neto]]

set_clock_info_change parą vclk1-pos $ drive_pin

set_clock_insertion_delay-pin $ drive_pin 2,0foreach laikrodis (m_rcc_clk m_spi_clk m_dsram_clk m_ram_clk m_digit_clk) (

nustatyti clock_pin [rasti-hier-pin DTMF_INST / TEST_CONTROL_INST / $ laikrodis]

nustatyti drive_pin [get_drive_pin-hier [get_info $ clock_pin neto]]

set_clock_info_change parą vclk2-pos $ drive_pin

set_clock_insertion_delay-pin $ drive_pin 2,0

)set_clock_uncertainty 0,25# Nustatymas Input / Output uostuose apribojimus "

issue_message tipo info "-> Parametrai Input / Output uostuose suvaržymus ..."

set_input_delay parą vclk1 0,5 [get_names [rasti-sąnaudos-no_clocks]]

set_external_delay parą vclk1 0,5 [get_names [rasti-išvesties uostų *]]

set_external_delay parą vclk1 0,5 [get_names [rasti-išvesties tdigit *]]# Setting Multicycle ir Neteisingų keliai

issue_message tipo info "-> Parametrai Multicycle ir Neteisingų keliai ..."

set_cycle_addition į DTMF_INST / TDSP_CORE_INST / EXECUTE_INST / acc_reg * 1

set_cycle_addition į DTMF_INST / TDSP_CORE_INST / EXECUTE_INST / p_reg * 1

set_cycle_addition į DTMF_INST / TDSP_CORE_INST / EXECUTE_INST / ov_flag_reg * 1set_false_path-iš naujoset_constant_for_timing 0 test_mode

set_constant_for_timing 0 scan_en# Parametrai dizaino taisyklės

issue_message tipo info "-> Parametrai Desgin Taisyklės ..."

set_slew_time_limit 2,3 [rasti-uostuose-noclocks *]

set_global fanout_load_limit 15set_drive_cell ląstelių PDO04CDG [rasti-input-noclocks *]

set_port_capacitance [expr [get_cell_pin_load ląstelių PDIDGZ-PIN Pad] * 2,0] [rasti-išvesties *]# Nustatymas vielos apkrovos modelius

issue_message tipo info "-> Parametrai vielos įkelti ..."

set_wire_load TSMC18_Conservative

set_wire_load_mode uždaras

set_wire_load_selection_table WireAreaCon

# --------------------------------------------# Pabandykite apribojimų

check_timing-detail# Kurti grupę takai

set_path_group pavadinimas IN-nuo [rasti-input-noclocks *]

set_path_group_options IN-target_slack 0.2-all_end_pointsset_path_group vardas OUT į [rasti-išvesties *]

set_path_group_options OUT-target_slack 0.5-all_end_pointsset_path_group pavadinimas vclk2_group-clock_from vclk2

set_path_group_options vclk2_group-target_slack 0.0-all_end_pointsset_path_group pavadinimas vclk1_group-clock_from vclk1

set_path_group_options vclk1_group-target_slack -1,0-all_end_points# Optimizuokite

do_optimize# Pranešimas analizės aprėptį

report_analysis_coverage> $ rep_dir / report_analysis_coverage.rpt

report_analysis_coverage-check_type setup-Filtruoti Sulėtins> $ rep_dir / setup.rpt# Sukurti laiko ir ploto ataskaitos

report_timing> $ rep_dir / setup_timing.rpt

report_area> $ rep_dir / area.rpt# Rašykite optimizuotas Netlist ir duomenų bazės

write_verilog-hierarchinę $ adb_dir / dtmf_chip_opt.vs

write_adb $ adb_dir / dtmf_chip_opt.adb# Prijunkite nuskaitymo grandinėje. Anksčiau, nuskaitymo, buvo susieta

# Su nuskaitymo iš kiekvienos šnipštas. Tai kabliu scan į nuskaitymo iš

# Iš ankstesnės šnipštas. Dėl tcl scenarijus apima transformacijos

set_number_of_scan_chains 3set_scan_data (IOPADS_INST/Ptdspip00/C) (IOPADS_INST/Ptdspop00/I)-shared_out

set_scan_data (IOPADS_INST/Ptdspip01/C) (IOPADS_INST/Ptdspop01/I)-shared_out

set_scan_data (IOPADS_INST/Ptdspip02/C) (IOPADS_INST/Ptdspop02/I)-shared_outset_dft_compatible_clock_domain-sameclock

set_global dft_scan_path_connect grandinėsdo_xform_connect_scan# patikrinti laiko po nuskaitymo įdėjimo

report_timing-vėlai> $ rep_dir / setup_scan_timing.rpt# Padidinta laiko optimizavimas

set_path_group_options vclk1_group-target_slack 0.0-all_end_points

do_optimize-papildančiu-dont_reclaim_area# Sukurti naują laiką ir plotą ataskaitos

report_timing-vėlai nworst 5> $ rep_dir / setup_scan_incr_opt_timing.rpt

report_timing ankstyvi> $ rep_dir / hold_timing.rpt# Rašykite naują Netlist ir duomenų bazės

write_verilog-hierarchinę $ adb_dir / dtmf_chip.scan.vs

write_adb $ adb_dir / dtmf_chip.scan.adb# Rašykite apribojimus į Synopsys apribojimus formatu (SDC)

write_sdc sdc_out.tcl# Skaityti apribojimų Synopsys apribojimus formatas

read_dc_script-sritį bg_constraints.tcl-write_only sdc_out.tcl# Uždaryti

išeiti

 

[azerm]

Ar šis srautas ok su BG?

 

[Diagrama]

i think so.

 

[omara007]

azerm rašė:

Ar šis srautas ok su BG?

 

[Aravind]

kodėl negali naudoti Cadence RTLCompiler sintezė įrankis.kad yra žymiai geresnis nei PKS ir bg.