sintetina registrą ir apeiti grandinės projektavimo sudarytojas

[linny_chen]

Hi, friends,

Turiu paprasta DTL modelį, kurį aš noriu sintetinti su projekto kompiliatorių.Jis atrodo taip:

Iš aliuminio produkcija yra prijungtas prie Flip-flop ".Tuo pačiu metu, iš aliuminio produkcija yra apeinama kito signalo.Abi registruotų produkcijos gamybos ir pamiršta prijungti prie 2-į-1 Multiplexer.Jums nereikia rūpintis, kas grandynas yra prieš ALU pirkimo ar po Multiplexer produkcija.

Dabartinė problema yra ta, kad jei noriu sintezuoja visą grandinę, dizainas kompiliatorių bus apeiti ratą ir laikyti kaupiantys kritinis kelias, po Multiplexer grandinė.Bet kas man iš tiesų labai reikia, kad dizainas kompiliatorių sustoti kaupiantys kritinis kelias į registrą ir nelieskite apeiti.Ar yra koks nors būdas arba komandos suprato, kad?

Thanks very much!

linkėjimai

 

[Shelby]

Tai galite padaryti set_false_path arba set_multicycle_path per mux input for apeiti signalas.

arba

Galite set_case_analysis dėl mux pasirinkti signalą tik alow registruotas keliu eiti per mux.Įsitikinkite mux negauna optimizuotas away.

 

[linny_chen]

Thanks a lot!Bandžiau komanda set_case_analysis.Manau, kad tai veikia, nes aš vis dar galite rasti Multiplexer.Tai nėra optimizuota away.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />