sinchroninio atmintis: adresas / duomenų pokyčių, kurie laikrodis kraštas?

B

Buenos

Guest
Labas

Mano žiniomis, sinchroninio sąsajos (SDRAM-data/addr, DDR-adresas) mėginio duomenis / adresą CLK auga krašto.

Bet ką aš noriu žinoti, kada jie pakeisti duomenys / adresas autobusas?ne CLK auga krašto arba mažėja krašto?
Jei tuo pačiu auga krašto, kaip jis naudojamas ėminių ėmimo, tuomet triumas skirtumai yra labai svarbus.

Kodas:________ ________ _____

CLK ____/ \ ________/ \ _______/____ __________________ ________________ _____

Duomenys ____X__________________X________________X_____ šį vieną?______________ __________________ ___________

Duomenys ______________X__________________X___________ ar ši?
 
Šiuolaikinės greitųjų RAM turiu kritinis laikas.Išsami informacija skiriasi prietaisų tipus, todėl turėtumėte kreiptis į duomenų lapą, savo specialios įrangos, o gal į atitinkamas JEDEC standartą, jei jis egzistuoja.Pavyzdžiui čia yra JEDEC DDR2 SDRAM specifikacijas:
http://www.jedec.org/download/search/JESD79-2B.pdf

Suprantu, kad ne visiškai atsakyti į jūsų klausimą, bet jeigu jums reikia pagalbos supratimą ypač duomenų lape, pasakyk mums, kurie vienu, ir aš tikiu, kad čia kas nors gali jums padėti.

 
Ačiū.
Žinau, kodėl laikas yra kritinė.(Output vėlavimų, skews, Trema, PCB maršrutą ...)
Tačiau, kad laikas analizė, turiu žinoti, koks yra atskaitos taškas (teorinis laiko momentu) ir signalo perėjimas.Tam tikru laiko momentu, arba pusė laikrodis laikotarpį iki tos.jo didelis skirtumas.

, betono, aš noriu suprasti dabar, DDR1 atminties adresavimo magistralę laikas.nes ji daro poveikį PCB projektavimo taisyklės:

jei T_h_mar = T_o_delay - T_ih - T_skew
tada laikydami yra labai svarbios, duomenų atsekti ilgis turėtų būti daug trumpesnis už ref.CLK ilgio.(Dėl krašto pokyčių auga)
jei T_h_mar = T_clk / 2 T_o_delay - T_ih - T_skew
tada laikydami yra tokie svarbūs, duomenis atsekti ilgis neturi būti daug trumpesnis už ref.CLK ilgio.(Nes apie pakeitimus, kurių kraštas)

Manau, kad antrasis Būtų prasmingiau, bet radau pirmas 1 appnote.(Pridedama byla, puslapis 26)

lape: http://download.micron.com/pdf/datasheets/dram/ddr/256MBDDRx4x8x16.pdf
Atsiprašome, bet jums reikia prisijungti, jei norite peržiūrėti šį priedą

 
Radau diagramas šiame appnote: http://download.micron.com/pdf/technotes/ddr2/tn_47_01.pdf
(Psl. 17)

jie sako, kad pokyčių, kurių briaunos.
bet LX Layoutguide (pridedama) sako, kad jie dont atsižvelgti į acoount pusė laikrodis laikotarpiui, ty pokyčiai dėl didėjančios krašto.kas turi teisę?

(Micron appnote apie DDR1, o kitas apie DDR2, bet kaip aš žinau, adresas autobusų darbo metodas yra vienodi: SDRAM, DDR1, DDR2. Ar ne?)

 
Kuris FPGA Jūs naudojate?Alter yra gana geros app pažymi, kaip priskirti conctrains bazė TSU, Th, PCB

 
Na, iš tikrųjų aš nesu naudojant FPGA dėl atmintinės (AMD procesorius su buil-in DDR kontrolierius).Aš naudoju Xilinx-SP3 kitiems tikslams.

 
Aš ne laikas ekspertas DDR SDRAM, bet manau, adresas nuorodos į didėjančią krašto CK (žr. TIS ir tIH į Micron duomenų lapo skaičius 34), DQ rašyti duomenis yra lyginamas su tiek DQS kraštai (žr. TDS ir TDH paveiksle 50), ir DQ skaityti duomenis, taip pat nuorodos į DQS (žr. tDQSQ ir tQH pav 35/36).Atminkite, kad DQS yra dvikryptė - tai pirkimo metu rašyti, ir skaityti išvesties per.

 
Ačiū, bet aš jau žinojau šios.
Kyla klausimas, kada mem.controller įdėti adresas autobusas?pusė mėginių ėmimo CLK prieš didėjančią kraštas, arba 1 pilnas CLK laikotarpiu prieš?ir kai kitą?

 
DDR duomenų lapo 34 pav rodo adresas autobusas "don't care" už TIS-į-tIH intervalas, taip nesvarbu, kai jūsų atminties pakeitimų adresas vertė, jeigu ji yra stabili, tarp TIS ir tIH.O gal aš dar ne suprasti savo klausimą?

 
jo svarbu, kai jis keičia, nes reikia laiko, kad duomenų valdytojas IC ir autobusų stabilizuoti autobusų adresą.klausimas ji neturi pakankamai laiko?

Mačiau "dont care" s, bet tai reiškia, tada pirkimo doesnt rūpi ji.produkcija turėtų rūpintis ji anksčiau, nes pirmiau minėtų priežasčių.

 
Tai skamba kaip jūs jau supranta, DDR atminties laikas.

Ankstesni Jūs minėjote, AMD procesorius.Ar Jūs bandote suprasti, laiko suderinamumas AMD procesorius ir atminties DDR?

Jei tai teisinga, tada aš lanką.Tikimės, kad kažkas čia yra susipažinę su gamybos pq.

 
taip, tu sakai, kad jos ne standartas?visiems vadovams?
procesorius lape doesnt pasakyti per daug apie ji.Turiu priėjimą prie visų dokumentų, todėl jie taip pat ne daug geriau.gal kas nors ne AMD galėjo pasakyti daugiau.bet jie dont.savo pastangas, kad jų sąlyčio su.Intel aalso ne daug geriau.jie apskaičiuoti, bandymo, tada jie papasakoti rekomenduojama PCB projektavimo taisyklės.
gal i dont turi jį suprasti.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top