simuliuoti VHDL dizaino ldv5.1

[cganeshprabhu]

Labas,

I downloaded "Komercinės - užbaigti - 5,1-s006" iš Takt ftp svetainės ir i įdiegta dvejetainiams.Ar tai tik ncverilog ar įmanoma imituoti VHDL dizaino taip pat ..?

Aš bandžiau su verilog projektavimas ir imitavimas sėkmingai.Jei įmanoma imituoti VHDL dizaino man padėti į modeliuojanti dizainą.
Mano cds.lib atrodo taip:
------------------------------------
apibrėžti worklib. / worklib

Mano hdl.var atrodo taip:
-------------------------------------
softinclude $ CDS_INST_DIR / tools / Inkai / failai / hdl.var.

Į synatx kuris i naudotų pildant yra:
-------------------------------------------------- ---
ncvhdl-pranešimų xor.vhd darbo worklib-HDLVAR. / hdl.var-cdslib. / cds.lib

Aš gaunu klaidą Panašios ......
ncvhdl: 05,10-s006: (c) Copyright 1995-2004 Cadence Design Systems,
Incncvhdl_p: * F NOLSTD: logiška bibliotekos pavadinimas STD turi būti priskirti dizainą biblioteka [11,2].

Prašome padėti man išspręsti šią problemą.

Linkėjimai,
Ganesh

 

[aji_vlsi]

cganeshprabhu rašė:

Labas,Aš gaunu klaidą Panašios ......

ncvhdl: 05,10-s006: (c) Copyright 1995-2004 Cadence Design Systems, Inc

ncvhdl_p: * F NOLSTD: logiška bibliotekos pavadinimas STD turi būti priskirti dizainą biblioteka [11,2].Prašome padėti man išspręsti šią problemą.Linkėjimai,

Ganesh