Silicio ansamblis Pranešti apie RC

[research235]

Labas,

Turiu nukreiptas dizainas (naudojant silicio ansamblis) prasideda su kuriai
Galiu daryti pakeitimus, kaip pridėti papildomų logika (tinklai ir komponentai)
afterwhich man Pavieniai vietą (EKO) ir keisti maršrutą naudojant "Pavienių-final-maršrutas" alternatyva silicio ansamblis.Ar
galima įvertinti perkrovos - atsižvelgiant į naujus tinklus, bus papildoma?Kaip apskaičiuoti spūstis?Ar įmanoma gauti informacijos talpa - naudojant dspf failų, kurie yra išrašyti?Ką man ieškoti nei. Dspf arba. Rspf failą?

Kaip naudotis HyperExtract galimybe darant ataskaitą RC - kad bus
padėti?

Aš šiuo metu yra def ir dspf failą projektavimo iki pakeitimo ir
Def dspf failą dizaino po pakeitimo.

Any help būtų dėkingi.

Ačiū,
Suresh

 

[jelydonut]

Kaip perkrova ..Nesu daug tikrai, kaip aš jau naudojamas tik SE su vyresniais 3 metalas 0.5um bibliotekų, kurios niekada nebuvo grūsčių problemą ..

Kaip už vėlavimus ir pan.Aš tiesiog sukurti SDF ir iškelti jį į verilog simuliatorius pamatyti laiko ..

PRANEŠIMAS DELAY filename "routed.sdf";

jelydonut