Signalo kitimas

[jdhar]

Hi there,

Aš apie tai, kada keisti signalus klausimą.Atrodo, jei aš naudoju paprastą registrą, sinchroninis, registro produkcija pasikeis dėl didėjančių krašto laikrodis, teisingai (aš kalbu apie visų RTL FPGA)?Tačiau, jeigu aš esu sąsajos su išorinių komponentų, tai atrodo jis pažeistų setup / palaikykite kartus, ir man reikia pereiti ant kurių krašto laikrodis vietoj.Pavyzdžiui, mikroschemų pasirinkite eilutę SDRAM.Jeigu aš jį pakeisti tuo pačiu metu kaip auga krašto, kad tikrai bus prašoma dėl problemų, nes skirtingose vėlavimą signalus reachign RAM sukels problemų.Taigi, tai yra įprasta naudoti du laikrodžiai, vienas 90 laipsnių palaipsniui pasikeitė nuo kito?Kaip tai paprastai yra daroma?

Ačiū, JAI.

 

[angelote]

Geriau negu 90 laipsnių, pagalvokite apie 180 laipsnių pamainą.Tai bus jūsų laikrodis apversta.

Generuoti valdymo signalus, turite asure, kad jie yra stabilūs, kai kontroliuoja įrenginio pavyzdys jiems.Taigi, jei kontroliuojamos devibe mėginių signalus auga krašto, tai gera praktika, sukurti jiems klasifikuojamų krašto.

 

[jdhar]

woops, aš reiškė 180.Tačiau, mano klausimas yra tai, kad tai, kas paprastai daroma su FPGA's?Ar yra ir kitų metodų, naudojamų ...jei aš tai daryti, galiu manyti, kad būčiau nuolat PLL išėjimo ketinate mano loginis blokas, tada 180, fazės pasikeitimas vyksta mano įrenginys už FPGA?

 

[ADAP]

Jei sąsajos su išorinių komponentų visada registro įėjimai jus priimti ir pateikti jums rezultatus, todėl jie yra stabilūs.

 

[ARM7TDMI]

Maybe you guys can help me out with this.

Mano dizainas turi 16 bitų registruotas produkcija.Nuo FPGA (16 bitų magistralės), išėjimas yra labai "glitchy".Aš manau, kad reikėtų nustatyti kai vėluojama atitikimo apribojimus, kad 16-bitų perjungti tuo pačiu metu pašalinti trikdžių.Viskas, ką aš žinau, kad galiu grupė šių 16 bitų ir tada nustatykite kompensuoti iš suvaržymų.Bandžiau tai, bet produkcija vis dar labai "glitchy".Ar kas nors žino kas kitas laiko apribojimai gali būti taikomi siekiant išspręsti šią problemą?

ačiū.

 

[echo47]

ARM7TDMI, ką reiškia "glitchy"?Jūsų registruotas rezultatai turėtų perėjimas tik laikrodis kraštus, jei turite kokių nors siaubingai aparatūros problema.

Norėdami gauti geriausius rezultatus, pateikti savo registro I / O šlepetės.Tai sumažina flipflop iki įpasirinktus maršrutą vėlavimų, todėl visi jūsų išėjimo bitai bus pereinamasis beveik tuo pačiu metu.

 

[Jokup]

90 laipsniu fazės poslinkio, mes paprastai naudojamas DLL technologijos,

DLL sudaro keturios stadijos vėlavimą ląsteles, kai DLL yra į spyna,

DLL produkcijos clock etapas suderinti su įvesties laikrodis,

po kiekvieno etapo bus laukiama 90 laipsnių kampu, mes galime pasirinkti pirmojo etapo's

produkcijos už 90 laipsniu faze signalo.nuoširdžiausi linkėjimai

jdhar rašė:

Hi there,Aš apie tai, kada keisti signalus klausimą.
Atrodo, jei aš naudoju paprastą registrą, sinchroninis, registro produkcija pasikeis dėl didėjančių krašto laikrodis, teisingai (aš kalbu apie visų RTL FPGA)?
Tačiau, jeigu aš esu sąsajos su išorinių komponentų, tai atrodo jis pažeistų setup / palaikykite kartus, ir man reikia pereiti ant kurių krašto laikrodis vietoj.
Pavyzdžiui, mikroschemų pasirinkite eilutę SDRAM.
Jeigu aš jį pakeisti tuo pačiu metu kaip auga krašto, kad tikrai bus prašoma dėl problemų, nes skirtingose vėlavimą signalus reachign RAM sukels problemų.
Taigi, tai yra įprasta naudoti du laikrodžiai, vienas 90 laipsnių palaipsniui pasikeitė nuo kito?
Kaip tai paprastai yra daroma?Ačiū, JAI.

 

[eziggurat]

Bendrovės Aš dirbu naudoti DCM teikti etapą pereinama QDR ir DDR atmintis.

 

[jdhar]

Kaip apie prijungti paprastą ir maitinimo keitiklio išėjimo į išorinį laikrodį, o Clocking viduje FPGA JT apversta?Tai rekomendavo?

 

[ARM7TDMI]

echo47,

Kaip patalpinti užsiregistruoti IO?
Žemėlapio variantą, aš turiu "leido" variantas "paketas I / O registrai / Užraktai į IOBs".Neatrodo, kad išspręsti gauti visi bitai problema bus transitioned tuo pačiu metu.

Please help.Ačiū.

 

[eziggurat]

jdhar rašė:

Kaip apie prijungti paprastą ir maitinimo keitiklio išėjimo į išorinį laikrodį, o Clocking viduje FPGA JT apversta?
Tai rekomendavo?

 

[echo47]

Aš ne vėliau šią porą savaičių pokalbio.Ar jūsų problema išspręsta?

Jei IOB registras pakavimo komanda nepadeda, ar tikrai tikrai Priimami komandą?Galite patikrinti Mapper pranešimą arba naudotis FPGA redaktorius nagrinėja nukreiptas lustas IOBs.Mano verilog, aš naudoju / / sintezė atributas IOB registername "true"IOB registrą ne taip lanksčiai kaip gabalas registre.Kai kuriose konstrukcijose, jis negali įdėti registruotis į IOB, todėl jis bus ignoruoti jūsų prašymo.Tokiu atveju, tyrimas IOB architektūra ir pabandyti pertvarkyti savo dizainą.