signalai dizainas problema su Cadence IC5.1

[jcheng]

Aš dizainas Mixed Signal projektą Cadence IC5.1, kai blokai yra parašyta verilog.Kada galiu naudoti verilog-in Cadence IC5.1, yra klaida: yacc stack overflow.Kas gali man pasakyti kas yra su mano verilog kodas problema.Kodas buvo modeliuojamas nc-verilog, manau, kad ji yra teisinga.Bet dabar noriu daryti Analoginis skaitmeninis mišrus modeliavimas, I cannot load skaitmeninio verilog kodą į IC5.1.Kodėl?