G
guybrush
Guest
I'm parengta ACTEL A54SX FPGA kontrolės ir stebėsenos maitinimo laive, įgyvendinimo dvi serijos sąsaja labai lėtai (19200 bitų / s, su paritetas) ir kai kurių skaitmeninių I / O.Ant lentos ir turėti 8MHz laikrodis, todėl aš ją reikia padalinti į 8x19200, kad bus aukščiausios dažnių serijos imtuvas.
Tai yra mano skirtingus sprendimus:
1) naudoti 8MHz laikrodis su HCLK, visi dizaino sinchroninio ir aš gaminti CE už 19200 ir 8x19200 naudojant tinkamą skaitikliai.
2) I padalinti 8MHz sistemos laikrodį iki 8x19200, produkcijos šios kovos bus laikrodis naudojamas į FPGA nukreiptas su CLKA ar CLKB.
3) naudoti CLKA rengiant 8MHz sistemos laikrodį, aš SKYRIUS nustatantis dažnumu 8x19200 kad yra nukreiptas iš FPGA ir vėl per HCLK.Tada synchronuos dizainas.
Kokia yra geriausia jūsų nuomone?
Tai yra mano skirtingus sprendimus:
1) naudoti 8MHz laikrodis su HCLK, visi dizaino sinchroninio ir aš gaminti CE už 19200 ir 8x19200 naudojant tinkamą skaitikliai.
2) I padalinti 8MHz sistemos laikrodį iki 8x19200, produkcijos šios kovos bus laikrodis naudojamas į FPGA nukreiptas su CLKA ar CLKB.
3) naudoti CLKA rengiant 8MHz sistemos laikrodį, aš SKYRIUS nustatantis dažnumu 8x19200 kad yra nukreiptas iš FPGA ir vėl per HCLK.Tada synchronuos dizainas.
Kokia yra geriausia jūsų nuomone?