SDRAM maršrutą su FPGA

[jdhar]

Bandau maršrutas 2 Micron 256 Mbit (16 bitų) mikroschemos su FPGA.Tai Quad FLATPACK prietaisas, todėl turiu 2 bankai, skirta už SDRAM (nėra bendrų signalus keep it simple).Viršų pusės FPGA yra už 1 modulį, ir iš apačios pusėje modulis 2.Turiu 3 klausimus (tai yra už 4-layer board, nėra kontroliuojamas Impedance):

1) Ar galiu dėti SDRAM IC su juo ilga ašis būtų lygiagreti su FPGA, smeigtukai, ar man reikia "atsistoti" su juo IC ilga ašis, statmena šiai FPGA kaiščių.Pirmasis būdas, aš galiu pasiekti pėdsakų ilgis trumpesnis už SDRAM pusėje arčiau FPGA, bet aš negaliu išlyginti neto ilgio pusėje toliau nuo FPGA.

Jeigu aš atsistoti IC galiu "tikriausiai" pasiekti vienodą tinklo ilgį, o vidutinė trukmė bus ilgesnė.

Kuris metodas Jūsų nuomone, yra geriau?

2) Kaip SDRAMs clocked?Tiesiog per bet FPGA PIN?Turiu 2 PLLs dėl FPGA, todėl aš noriu sužinoti, ar man reikia naudoti specialų pin dėl SDRAM laikrodis.Tai galėtų griežtai apriboti mano apgyvendinimas SDRAM mikroschemos.

3) Dėl elektros plokštumos, turi visas dalis pagal FPGA būti Core Voltage, arba tiesiog "žiedas" pagal kaiščių.Aš manau, kad visa dalis, nes viskas viduje vyksta ne 1.8V ...

Thanks a lot!

 

[tux]

Labas
Pirma SDRAM prietaisas simetriškai ir rodyti juos center FPGA bankas maždaug vienodu atstumu.

1.Man laikrodis yra žvaigždė maršrutas ar daisy chain?Priklausomai nuo laikrodžio topologijos PIN perleidimu kitų signalų, turi būti nuspręsta.

 

[jdhar]

Hey - Nesuprantu savo pareigas labai gerai.Should I vieta SDRAM lygiagrečiai su FPGA banke, ar statmenai?

Th eclock bus iš FPGA; visi signalai iš taško į tašką.

 

[tux]

Labas
SDRAM turėtų būti pateikiami kartu su th FPGA BANKAS

 

[jdhar]

Ačiū

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />

Tai reiškia, kad signalas tinklai nebus vienodo ilgio, nors, todėl, kad problemą?

Be to, aš naudoju PLL dėmesį PIN TI Laikrodis buferis, kuris bus Sazaroties tiek SDRAMs ..atstumas yra apie 1.5 ". Ar tai gerai?