Scan grandinės INSERTER į struktūrinius VHDL šaltiniai

[nima_1980]

Parašiau CAD įrankis, kuris įterpia Scan grandinės į struktūrinius VHDL šaltinį.daugiau informacijos kreiptis:

http://mehr.sharif.edu/ ~ karimpour
Atsiprašome, bet jums reikia prisijungęs, kad galėtumėte peržiūrėti šį priedą

 

[omid219]

Nima,
Yra krūva failų nėra Readme arba dokumentą parodyti, kaip įdiegti ir naudoti?
Pls pateikti tam tikrų gairių.

 

[nima_1980]

Aš paruošti anglų dokumentą soosn įmanoma.

 

[sxg]

Gal galėtumėte duoti versija, kuri palaiko Verilog HDL?
ačiū