Santykis betweek žemas Vt ir nutekėjimo?

[singu31]

Labas,

Aš per daug kortelių keliuose Vt CMOS struktūros mažos galios dizainas pora.Atsižvelgiant į visus šiuos sako, kad atsisakymas tiekti įtampą sumažina energijos suvartojimą, kaip

Maitinimo α (VDD) ^ 2.

Bet kaip mes Mažinti Supply Voltage mes taip pat turime Mažinti Vt

I dont tiksliai suprasti, kodėl srovės nuotėkis didėja mes Mažinti Vt?Kodėl aukštas Vt tranzistoriai yra mažiau nei nutekėjimo Žemas Vt tranzistoriai?

Paaiškinkite.

Ačiū

Singaravelan

 

[v_c]

Manau, kad tai, ką jūs, susijusius su čia yra ir nuotėkis dėl sub-ribinės vertės padidėjimas.Aš neseniai paskelbtas atsakymą į labai panašų klausimą
dėl valdybos "Analog Circuit Design" skyriuje.Štai nuoroda

http://www.edaboard.com/viewtopic.php?t=153275&highlight =

I hope this helps you out.

Nuoširdžiausi linkėjimai,
v_c