Sąsajomis VHDL dizaino Verilog testbench

[orangelogic]

Labas,

Aš dirbu ASIC projektą ir turiu TL core į VHDL.Dabar man reikia rašyti verilog kodas testbench.gali kas nors pasakyti, kaip man tai padaryti sąsaja.

Aš suprantu, kad turi būti šiek tiek apie mano VHDL dizaino pakuotę.Bet ar kas nors mesti gauti daugiau informacijos apie tai.Thanks in advance ....

 

[sree205]

subjektas (Įėjimas B: std_logic;
produkcija c: std_logic);

nuo A1 architektūra

pabaigos architektūra

modulis tb_a ();

Wire B;
viela C;

A1 (. B (B),
. C (C);pradinis
pradėti
/ / Bandymas vektorių čia
pabaiga

endmodulePaprasčiausias pavyzdys mišrių signalo modeliavimas.tiesiog parašyti verilog testbench svarsto VHDL subjektas verilog modulio egzempliorių VHDL subjektas jį.bando imituoti verilog failą naudojant ModelSim.ji turėtų veikti.

 

[Gliss]

sree205 rašė:

simulation.
Paprasčiausias pavyzdys mišrių signalo
modeliavimas.

 

[alpeshchokshi]

jo tikrai malonu atsakyti ....

 

[Salma ali Bakr]

galime taip pat testbench į SystemVerilog už į VHDL dizainas ir daryti tą patį kaip ir su verilog testbench?