O
orangelogic
Guest
Labas,
Aš dirbu ASIC projektą ir turiu TL core į VHDL.Dabar man reikia rašyti verilog kodas testbench.gali kas nors pasakyti, kaip man tai padaryti sąsaja.
Aš suprantu, kad turi būti šiek tiek apie mano VHDL dizaino pakuotę.Bet ar kas nors mesti gauti daugiau informacijos apie tai.Thanks in advance ....
Aš dirbu ASIC projektą ir turiu TL core į VHDL.Dabar man reikia rašyti verilog kodas testbench.gali kas nors pasakyti, kaip man tai padaryti sąsaja.
Aš suprantu, kad turi būti šiek tiek apie mano VHDL dizaino pakuotę.Bet ar kas nors mesti gauti daugiau informacijos apie tai.Thanks in advance ....