N
nic4u
Guest
gali kas nors pasakyti man, skaitant laiko ataskaitą, kaip mes tiksliai sužino, jei yra 1) įdiegimo voilation 2) turėti voilation m konkrečiai klausdamas, už Xilinx ISE thnx iš anksto
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
N
nic4u
Guest
m dissapointed be atsakymų ok .... tada PLZ papasakok man tai: Dėl Xilinx ISE, į TWR (laiko pranešimą) failą, galų gale visada stalo THT rodo kai setup ir palaikykite vertes ... kai kurie teigiami .. . neigiamų n kai nulinis (už palaikykite ).... PLZ help me iššifruoti šią lentelę .... wat daryti šių teigiamų n neigiamas reikšmes reiškia .... tikiuosi gauti atsakymą greičiau frm kai ekspertas arba bent pasakykite man, jei yra bet kokia įvairias ataskaitas generuoja Xilinx ISE įrankis dokumentus .... thnx
E
echo47
Guest
"Pėdsakas" skyriuje ISE "plėtros sistemos Reference Guide" apibūdina Trace ataskaita (laiko pranešimą). Tai iš esmės kaip man elgtis su laikas: Pirmiausia aš įdėti laiko apribojimų mano dizainas. Labai svarbu! Tada aš susintetinti tai, maršrutas, ir paleisti Trace (laiko analizatorius). Jei laikas ataskaita rodo nulį sinchronizavimo klaidas ir "visi apribojimai buvo įvykdytos", tuomet projektinė gera eiti, be setup ar turėti pažeidimų ar kitos laiko problemų. Jei pėdsakų aptinka tam tikrų problemų, tada laikas ataskaitoje pateikiama išsami informacija apie blogiausių pažeidėjų. Žinoma, norint gauti tikslią ataskaitą, turiu naudoti visapusišką laiko apribojimų.
F
FPGAs
Guest
Sinchroninių grandynai, It's OK, jei nėra laiko klaida. Bet, asynchronicznego, nėra laiko klaida nereiškia, kad jis atitinka projekto specifikaciją.
E
echo47
Guest
ISE numato laiko apribojimais dėl asynchronicznego taip pat. Laiko ataskaita parodys neatitinkančių signalų.
N
nic4u
Guest
thnx echo .. THT buvo gr8 padėti gali ir pasakyti, kodėl dont mes griebtis pažeidimų FPGA (PLZ pataisyti mane, jei jiems blogai) manau, diegimo voilations tikrinami n pranešė tiesiogiai per Įvedimo Ofsetinės Constraint (jei jis susitiko tada ne pažeidimus ... teisingai ??)..... tačiau aš niekada nemačiau bet palaikykite voilation bet mano dizaino .... Trace pamoka sako jei valda pažeidimus r ten, ji pateiks ataskaitą u. ... Ar kas nors kada nors griebtis pažeidimus ... jei taip gali u PLZ dalis THT ... (jei įmanoma PLZ dalis UR laiko ataskaitoje taip pat .. THT bus B gr8 padėti) thnx
E
echo47
Guest
Aš ne su kuriomis susiduria bet turėti pažeidimų ISE, bet, matyt, jie atsiranda tam tikrose situacijose. Paieška Xilinx interneto svetainėje "laikyti pažeidimas", ir jūs rasite keletą pavyzdžių. Taip, įdiegimo ir palaikykite laikas yra tikrinamas padas įvesties šlepetės, ir visur kitur viduje FPGA, jei nurodote atitinkamą laiko apribojimų. Įvesties Ofsetinės apribojimas - Turiu nenaudojama, kad vienas ilgą laiką, todėl aš nesu tikras dėl jo elgesį. Xilinx apribojimas sintaksė gali būti klaidinantys. Tai lengva nustatyti apribojimai, kurie to nedaro, ką norėjote juos daryti.