RTL automatas dizainas padėti

[analog_fever]

Hi all, buvo daugiau nei 5yrs, nes aš padariau RTL dizainas / sintezė.Aš šiek tiek supainioti.

Aš valstybės mašina.Turiu visada blokas --

visada @ (posedge CLK ar negedge reset_l)
if (! reset_l)
valstybės <= A;
......
kitas
valstybės <= X;
....

pabaiga

Aš ne blokuoti pareiškimai pavadinime bloko ir manau tai bus apibendrinti taip, kaip toliau logika.

Dabar problema su kita visada blokuoti ---

reg store_var;

visada @ * prasideda

atveju (valstybinės)

B: store_var = some_parameter;
C: If I
don't drive store_var čia, tai yra atkurti iki 0.
pabaiga

Šiuo visada blokuoti aš apibrėžti įvairių signalų,
kaupti vertybes skląsčiai remiantis "valstybės" byloje pareiškimą.

Jei aš naudoju ne blokuoti pareiškimai Leda įrankis skundžiasi naudojant ne blokuoja statemtns.Jei naudojate blokavimo pareiškimai, kai kurie skląsčiai aš apibrėžta ji nėra ūkyje jų vertės.

Yra antras visada blokuoti sintezuojami kaip įvairių logika arba paskesni logika?

Aš naudoju Synopsys dizainas kompiliatorių.