reikia pagalbos verilog

[Bartart]

hola!tai mano kodas, kaip matote mano darbas yra concate dalinę duomenų bitai

XXX1XXXX kur x yra duomenų cntDataIn

MCirqMask [7:5] <= cntDataIn [7:5];
MCirqMask [3:0] <= cntDataIn [3:0];
MCirqMask [4] <= 1;

nėra easyiest būdas tai padaryti?

Thanks, Bart

 

[news]

Firma Mitsubishi Electric wprowadziła nowy pakiet oprogramowania MELSOFT iQ Works. iQ Works jest rozwiązaniem problemów z projektowaniem technologii i wydajnym utrzymywaniem zaawansowanych linii produkcyjnych przez cały cykl życia produktu.

Read more...

 

[dinnu]

Labas
Jūs galite tiesiog parašyti kaip
MCirqMask <= (cntDataIn [7:5], 1'b1, cntDataIn [3:0]);Thanx ir mano
Dinnu

 

[Big Boy]

Paprasčiausias būdas būtų, šiuo atveju:

MCirqMask <= cntDataIn | 8'b00010000;

 

[eda_wiz]

Big Boy rašė:

Paprasčiausias būdas būtų, šiuo atveju:MCirqMask <= cntDataIn | 8'b00010000;

 

[Big Boy]

Jei tai išverstas kaip Lut arba atskiras arba, iš tiesų!

Tačiau daugelis šiandieninių syntezatory galės versti ar vartais, su nuolatiniais sąnaudas, į paprastą logika (x arba 0 kryps tiesiog x ir x arba 1 kryps todėl bendrojoje vidaus Vcc).

Taigi, tai gali būti paprastas būdas patikrinti savo sintezatorių

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />

Žvelgiant į generuojamą RTL kodas.

 

[cawan]

Tai nėra didelė problema.Aš sutinku su taškas dinnu:

MCirqMask <= (cntDataIn [7:5], 1'b1, cntDataIn [3:0]);

Tai yra pagrindinis būdas verilog sutelkti daug duomenų į vieną duomenų.