U
umerarain
Guest
labas
Aš stengiuosi įgyvendinti fiksuoto taško architecture.my problema Iam naudojant fiksuoto taško kodo, kad ir visi vaikinai galėtų būti susipažinę su (viena pateikė David Bishop).
Fiksuoto taško VHDL paketus galima atsisiųsti šiuo adresu:
http://www.eda.org/vhdl-200x/vhdl-200x-ft/packages/files.html
bet kokiu būdu mano problema, tai puikiai veikia, kol u turi surinkti ir pateikti modeliavimo naudojant modelsim.but jei noriu sintetina dizainas suteikia jo problem.and problema yra tai leidžia
KLAIDA: XST: 1866 - "C: \ Dokumente und Einstellungen / mama / Desktop / fiksuoto taško alu/er/ALU_check/fixed_pack1.vhd" linija 41: išraiška neturi vertės.
ir atitinka 41
nuolatinis fixedsynth_or_real: boolean; - skyrėsi konstanta
ši konstanta yra naudojamas kito tokiu būdu vietos
nuolatinis fixedsynth_or_real: boolean: = true;
Ar bet ir vaikinai, vienas yra bet idėja, kas iš tikrųjų problema yra ir ką turiu daryti, kad ją išspręsti.
Iam naudojant Xilinx ise8.1.
laukiame atsakymo.
Aš stengiuosi įgyvendinti fiksuoto taško architecture.my problema Iam naudojant fiksuoto taško kodo, kad ir visi vaikinai galėtų būti susipažinę su (viena pateikė David Bishop).
Fiksuoto taško VHDL paketus galima atsisiųsti šiuo adresu:
http://www.eda.org/vhdl-200x/vhdl-200x-ft/packages/files.html
bet kokiu būdu mano problema, tai puikiai veikia, kol u turi surinkti ir pateikti modeliavimo naudojant modelsim.but jei noriu sintetina dizainas suteikia jo problem.and problema yra tai leidžia
KLAIDA: XST: 1866 - "C: \ Dokumente und Einstellungen / mama / Desktop / fiksuoto taško alu/er/ALU_check/fixed_pack1.vhd" linija 41: išraiška neturi vertės.
ir atitinka 41
nuolatinis fixedsynth_or_real: boolean; - skyrėsi konstanta
ši konstanta yra naudojamas kito tokiu būdu vietos
nuolatinis fixedsynth_or_real: boolean: = true;
Ar bet ir vaikinai, vienas yra bet idėja, kas iš tikrųjų problema yra ir ką turiu daryti, kad ją išspręsti.
Iam naudojant Xilinx ise8.1.
laukiame atsakymo.