S
s3034585
Guest
Vaikinai reikia pagalbos ....
Aš naudojant laive 5 FPGA ...vienas FPGA yra centrinis ir tarnauti visoms kitoms FPGAs.visų duomenų perdavimo tai maniau asy FIFO.
kiekviena FPGA yra 6 vienetai ir kiekviename padalinyje turi asyfifo ir vienas centrinis FIFO perduoti duomenis paštu FPGA.
kai bet kada bet vieneto į FPGA suranda rslt ji turi parašyti 3 64bit Vektorius į FIFO ne greitai CLK 3 eilės CLK ciklus ..aukščiausio lygio modulis palaiko balsavimo visus 6 fifos.priklausomai nuo FIFO tuščias signalas bus perskaityti FIFO iš vieneto ir parašyti į pagrindinį FIFO ....
panašiai į pagrindinę FPGA modulio apklausos visus 4 FPGAs ir atsižvelgiant į FIFO empy signalas taip, kad pirma FIFO ir rašo iš ...
Aš susiduria su problema synchoronising duomenys nuo 6 vienetų tada 4 FPGAs ....
duomenimis przychodzącymi į pagrindinį FPGA yra praleisti alignied ..
i pridedamas Blck Diag.<img src="http://images.elektroda.net/31_1173946057_thumb.jpg" border="0" alt=""/>
kodėl gali duomenis praleisti allingined jei i am writting į FIFO 3 iš eilės ciklus kiekviename padalinyje .....Ar man reikia modifiy į writting mechanisim arba tada FIFO empy signalas turėtų būti mažas tik po writting 3 Vektorius ....
gali kai kuriuos Pls help me šis .....
Thanks in advance ....
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą
Aš naudojant laive 5 FPGA ...vienas FPGA yra centrinis ir tarnauti visoms kitoms FPGAs.visų duomenų perdavimo tai maniau asy FIFO.
kiekviena FPGA yra 6 vienetai ir kiekviename padalinyje turi asyfifo ir vienas centrinis FIFO perduoti duomenis paštu FPGA.
kai bet kada bet vieneto į FPGA suranda rslt ji turi parašyti 3 64bit Vektorius į FIFO ne greitai CLK 3 eilės CLK ciklus ..aukščiausio lygio modulis palaiko balsavimo visus 6 fifos.priklausomai nuo FIFO tuščias signalas bus perskaityti FIFO iš vieneto ir parašyti į pagrindinį FIFO ....
panašiai į pagrindinę FPGA modulio apklausos visus 4 FPGAs ir atsižvelgiant į FIFO empy signalas taip, kad pirma FIFO ir rašo iš ...
Aš susiduria su problema synchoronising duomenys nuo 6 vienetų tada 4 FPGAs ....
duomenimis przychodzącymi į pagrindinį FPGA yra praleisti alignied ..
i pridedamas Blck Diag.<img src="http://images.elektroda.net/31_1173946057_thumb.jpg" border="0" alt=""/>
kodėl gali duomenis praleisti allingined jei i am writting į FIFO 3 iš eilės ciklus kiekviename padalinyje .....Ar man reikia modifiy į writting mechanisim arba tada FIFO empy signalas turėtų būti mažas tik po writting 3 Vektorius ....
gali kai kuriuos Pls help me šis .....
Thanks in advance ....
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą