reikia pagalbos dėl synchoronising duomenų diff FPGAs.

S

s3034585

Guest
Vaikinai reikia pagalbos ....

Aš naudojant laive 5 FPGA ...vienas FPGA yra centrinis ir tarnauti visoms kitoms FPGAs.visų duomenų perdavimo tai maniau asy FIFO.
kiekviena FPGA yra 6 vienetai ir kiekviename padalinyje turi asyfifo ir vienas centrinis FIFO perduoti duomenis paštu FPGA.

kai bet kada bet vieneto į FPGA suranda rslt ji turi parašyti 3 64bit Vektorius į FIFO ne greitai CLK 3 eilės CLK ciklus ..aukščiausio lygio modulis palaiko balsavimo visus 6 fifos.priklausomai nuo FIFO tuščias signalas bus perskaityti FIFO iš vieneto ir parašyti į pagrindinį FIFO ....

panašiai į pagrindinę FPGA modulio apklausos visus 4 FPGAs ir atsižvelgiant į FIFO empy signalas taip, kad pirma FIFO ir rašo iš ...

Aš susiduria su problema synchoronising duomenys nuo 6 vienetų tada 4 FPGAs ....
duomenimis przychodzącymi į pagrindinį FPGA yra praleisti alignied ..

i pridedamas Blck Diag.<img src="http://images.elektroda.net/31_1173946057_thumb.jpg" border="0" alt=""/>

kodėl gali duomenis praleisti allingined jei i am writting į FIFO 3 iš eilės ciklus kiekviename padalinyje .....Ar man reikia modifiy į writting mechanisim arba tada FIFO empy signalas turėtų būti mažas tik po writting 3 Vektorius ....

gali kai kuriuos Pls help me šis .....

Thanks in advance ....
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą

 
jie tuo pačiu laikrodis?

Jūs turite pipelining immplimented?

 
Max Iouri

Jie veikia tokiu pačiu greičiu nėra pipline jų.kiekvieno vieneto gauna kai kuriuos rezultatus ir rašo 3 vec seka.Panašios ten r 6 vienetus kiekvienos FPGA ir taip yra r 4 FPGAs .....

gali ir Pls help me šis ....

Thanks in advance

 
pradėti Aš rekomenduočiau daryti funkcinis modeliavimas pirmoji ir pamatyti, kas vyksta.

Be to, kuris yra FPGA pardavėjas?ir kokios programos versiją naudojate?

Pavyzdžiui @ ltera turėjo problemų su atminties moduliais cyclone II įtaisas, jie ištaisyti, klinikinio (at) rtus 5,2 versija.Ką aš bando pasakyti, čia gali būti programinė įranga ne tik savo dizainągeros trūksta

 
valdyba naudojasi virtex 2 v6000 ir programinės įrangos ISE 7,1 ....atrodo, kad yra problema, FIFO generuojamas iš pagrindinio generatoriaus .....

Aš funkcinis modeliavimas ir kad jis veikia gerai ....bet kai ant FPGA yra problemoms ...kad vėl aš modeliavimo pridedant delsimas signalo priskyrimo tik replikowanej vėlavimo aparatūros .......kad taip pat dirba gerai ....

 
Aš turiu naudoti laive, kuriame yra 5 FPGAs ir turi visus duomenis, suderinti, tačiau norėčiau priminti, naudojant NDR registrų ir FIFO kiekvienai FPGA.Aš pažiūrėti į mano HD ir kodas.

 
į s3034585
galite Pajungti loginis analizatorius su PCB?

Taip pat galite pabandyti atlikti paprastas FIFO simmulator, ty žinoma duomenų saugomi prietaiso ir kai ji gauna renkamas pabandykite pamatyti ouyput duomenų

 
Jei įmanoma, bandykite kitą versiją ISE.Aš turėjau daug problemų su 7.1i ir 2V6000.Jis buvo netinkami naudoti mano projektą.ISE 6.x ir 8.x buvo laimingas.Aš taip pat vyko į pažeidęs FIFO branduolys, o aš pamiršti duomenys - tai buvo keletą metų.Aš stengiuosi išvengti naudojant Xilinx šerdys - per daug galvos.

 
Norėdami Iouri ...
Aš bandė daryti tą patį ir veikia gerai ...iš tikrųjų aš spėti išsiųsti 3 duomenų už kiekvieną rezultatą.jei ir tik 1 duomenų rinkinys už kiekvieną rezultatą.visa logika darbo baudą.bet kai i kad kiti 2 duomenų yra problema ......

į echo47
Aš maniau, kad egzistuoja keletas įrengimo problemų ...kadangi iki šios aso ir turėjo susidūrė su problema su pagrindiniu Geną už 7.1.i generuoti FIFO ir po darote vietą ir maršrutą į FPGA ji
didnt darbą al.

Dėkojame už informaciją, kad yra klausimų ISE pati ...i will try V8 ..

Thanks for sharing ur info ....

 
Ar galite patikrinti VCC eilutės ir pamatysite, kaip "švarios" yra jūsų signalai

 

Welcome to EDABoard.com

Sponsor

Back
Top