Reikia pagalbos dėl sujungus dvi procesų VHDL

[Digit0001]

Sveiki Ar kas nors pasiūlyti, kaip būtų i derinti šį kodą į vieną procesą? Kodas sudarytas iš kovos ir valstybės mašina, kuri noriu padaryti kaip vienas procesas. Problema Turiu šiuo metu yra suskaičiuoti neveiks, nes jis prieštarauja, todėl aš noriu, kad ji į vieną procesą.

 architektūra Elgesio iš pulseDesign yra tipo StateType yra (LowState, HighState); signalas nextState, valstybė: StateType; signalas skaičius: std_logic_vector (3 downto 0); pradėti --------------- ------------------------------ - Counter procesas (CLK, reset, skaičius) pradėti jei (rising_edge (CLK)) tada valstybės

 

[TrickyDicky]

Pagalvokite, ką darai. Konfliktų, atsiranda tik todėl, kad jūs bandote susieti skaičius nuo 2 skirtingose vietose. Jūs turite galvoti apie logiką. Jūs negalite turėti skaičiuoja asinchroninio procese, nes ji yra tik, kad - asynchrnous. iš esmės, vieno procesas valstybės aparatas:

 procesą (CLK, reset) - tik laikrodis ir atkurti reikia sensitivty sąrašas prasideda jei naujo = '1 'Tada skaičius

 

[N vijay kumar]

hi, prasideda visada @ (posedge CLK) pradėti jei (naujo) skaičius

 

[TrickyDicky]

Jūs įdėtas Verilog į VHDL apie temą!

 

[Digit0001]

ačiū, aš suprantu dabar

 

[Digit0001]

Turiu problema, kai i imituoti kodą. Modifikuotų kodas nekeičia valstybių ir kovos nesiskaito. Šis kodas turiu: [PRIDĖTI] 55075 [/ PRIDĖTI] Tai apima tai, ką turiu treniruoklį ir įgyvendinimas.

 

[N vijay kumar]

dont zacijos socialinio aspekto būklės jautrumą sąrašą, kai LowState => temp if (pulsas = '1 '), tada suskaičiuoti taikyti signalus neg krašto laikrodis

 

[Digit0001]

Temperatūra yra naudojami išgelbėti paskutiniais suskaičiuoti vertė. Tikslas yra, nes esu matavimo impulso pločio laikotarpį.