reikia atsakyti verilog, kodėl paskelbti įvesties kaip viela

[Oksfordas]

į verilog DTL projektavimas, kodėl paskelbti įvesties signalams viela tipo?
Pavyzdžiui:
-----------------------
modulis EX1 (a, b, c);
įvedimo;
įvesties B;
produkcija C;

viela / / kodėl paskelbti "A" tipo viela
viela B; / / kodėl paskelbti "B", kaip viela tipas
reg C;
...
----------------------
Ar yra kokių nors ypatingų priežasčių?

 

[a]

Nėra jokios būtinybės pripažinti sąnaudas, kaip viela, pagal nutylėjimą jie R laidai, kuris veikia kaip pirkimo signalus logika, kuri bus daroma vidaus modulis

 

[eruisi]

Aš negaliu suprasti, kodėl Verilog atskirti "viela" ir "reg".Iš tikrųjų, "reg" s ne visada yra registrai.Jie turėtų būti paskelbta kaip "reg" s tik todėl, kad jie bus naudojami "visada", bet "visada" dar nereiškia, registrai.

Tada kas iš "Reg tikslu" apibrėžimas?

 

[anilkumarv]

reg yra naudojamas saugoti vertybes kadangi viela, naudojama perduoti vertybes iš vieno uosto į another.wire neišsaugo vertybės kaip padaryti raj.

 

[spauls]

Reg sandėliavimui elementas ir viela artimajai info.

 

[eruisi]

jei raj kintamieji yra naudojami "visada" be krašto controll jautrus sąrašą, tada nėra atminties elementais.

 

[beta0]

eruisi rašė:

jei raj kintamieji yra naudojami "visada" be krašto controll jautrus sąrašą, tada nėra atminties elementais.

 

[eruisi]

Jūs teisus, bet apskritai, tai nėra tinkamas būdas mums parašyti kodą.

Kai dizainas paprastas kombinacyjnych grandinės, turite dviem būdais:
priskirti = ....(vielos)
visada ...(REG)

bet jie yra lygiaverčiai.Nr registruose arba užraktai naudojami.

beta0 rašė:eruisi rašė:

jei raj kintamieji yra naudojami "visada" be krašto controll jautrus sąrašą, tada nėra atminties elementais.

 

[zhangpengyu]

input tiesiog gali būti RHS, kad ji / s vielos

 

[Salma ali Bakr]

tai jau viela
tai užsiregistruoti, kai ji yra nurodyta, visų pirma taip