registre arba sklende palyginti su atminties?

[floatgrass]

Noriu sužinoti, kodėl žmonės naudoja atminties dizaino, o ne registre arba sklende.
mažesnis plotas ar greitis?
ačiū

 

[armer]

Jei atmintis yra mažas, kaip ir 4 darbo FIFO, galite naudoti registre ją įgyvendinti, o kai atminties ląstelių yra labai daug, reikia naudoti atminties.
nes jis yra optimizuotas.
Kaip žinome, atminties optimizuotas, todėl adresą iššifruoti veiksmingai.
kaip mes naudojame daug registre įgyvendinti atminties.ląstelių turės didelį plotą.ir adresas iššifruoti sistema nėra veiksminga, kaip naudoti atminties.

 

[S0933263236]

plotas palyginti (naudoti ne. ir MOS FET):
1.SRAM atminties ląstelių (1 bit) už embeded SRAM logika procesą
=> 6 MOS FETs
2.UMC 0.5um GlobeCAD standcell biblioteka:
RL_DFFRBP (D Flip-Flop su Asyn. / Reset) => 30 MOS FETs
RL_DLHRBN (D Latch Aktyvus didelės / Reset) => 20 MOS FETs

PS: dydis MOS FET naudojamos standartinių elementų bibliotekoje yra didesnis nei
atminties ląstelių MOS FET pat.<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Labai laimingas" border="0" />

 

[floatgrass]

ačiū
Suprantu jūsų žodžių.
so what naudojimo atmintis. db ir. prieš bibliotekoje?I know. prieš naudojamas laiko modeliavimo, bet atmintyje. db biblioteka naudojamas už ką?
prašome pavesti man

 

[S0933263236]

1.. db failą Dizainas Compiler => dvejetainis failo formatas elementų bibliotekos arba
dizaino duomenų bazė.(Dizainas kompiliatorių skaitmeninius tik priemonė)
2.. prieš byla => reiškia Verilog failą paprastai, ji gali būti:
(1) verilog imitavimo modelio
(2) synthsizable projektavimo failų
(3) verilog Netlist
3.Atminties blokas gali būti sukurtos atminties sudarytojas ar atminties dizainerių, ir jis turėtų būti imitavimo modelio (Verilog ar VHDL) turi būti bendrai sumodeliuotais su kitomis bloko (Digital arba Mix).<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Labai laimingas" border="0" />

 

[floatgrass]

yra atminties mano konstrukcijos, todėl turi būti izoliuoti atminties modulį iš kitų modulio metu sintezė?jei jis taip ir ne systhesize atminties modulį, kad dc gaminti SDF be atminties timing.how bus daryti su juo?i turi imituoti ją naudoti atminties. prieš bibliotekoje?bet atminties. db biblioteką nenaudingas.

 

[floatgrass]

yra atminties mano konstrukcijos, todėl turi būti izoliuoti atminties modulį iš kitų modulio metu sintezė?jei jis taip ir ne systhesize atminties modulį, kad dc gaminti SDF be atminties timing.how bus daryti su juo?i turi imituoti ją naudoti atminties. prieš bibliotekoje?bet atminties. db bibliotekos negali būti naudojami.Aš įspūdį.