V
vlsi_maniac
Guest
Esu naujas tikrinimo ir man buvo suteikta ši patikrinti async FIFO užduotis.
man buvo suteikta FIFO dizainas remiantis knyga "modeliuojant ir sintezės metodų asinchroninis FIFO dizainas" pagal Cummings
Parašiau nominalios testbench į verilog kuris tiesiog patikrinimų FIFO funkcionalumą.
Aš padariau gerą darbą sistema verilog dizaino, bet tai, pirmą kartą aš turiu patikrinti ką nors.
Kaip turėčiau elgtis sistemos verilog ir kokios aplinkybes, kurių reikia imtis
Ačiū visiems
man buvo suteikta FIFO dizainas remiantis knyga "modeliuojant ir sintezės metodų asinchroninis FIFO dizainas" pagal Cummings
Parašiau nominalios testbench į verilog kuris tiesiog patikrinimų FIFO funkcionalumą.
Aš padariau gerą darbą sistema verilog dizaino, bet tai, pirmą kartą aš turiu patikrinti ką nors.
Kaip turėčiau elgtis sistemos verilog ir kokios aplinkybes, kurių reikia imtis
Ačiū visiems