PSL teiginį VHDL dizainas

[uditkumar1983]

Hi all, Aš noriu rašyti teiginys (vunit), kuris gali būti ", jei kita" bet koks procesas pareiškimą PSL, Mano dizainas VHDL. Ar kas nors padėti man apie tai. Ar galite pasidalinti keletas pavyzdžių ant jo. Thanks & Regadrs, Udit Kumaras

 

[jonyRoyal]

Sveiki, vunit alu_assertion (alub (alub)) {naudoti work.packageCPU; signalo test_signal: std_logic_vector (TEST_SIZE downto 0 -1); numatytasis laikrodis Rose (laikrodis); Errorsatge: teigti, niekada {system.i_cpu.i_alub.t2 ir sistemos i_cpu.i_alub.t3}; Errorfree: teigti, niekada {T2 arba T2}; test_assert_forall: teigti forall i {0 TEST_SIZE}: {T2 ir T2 ir test_signal (i);} Ačiū Jagadeesh