Projektavimas PLL su FPGA galutinį metų projektas!

[arbalez]

aš noriu jūsų nuomonę dėl visų skaitmeninių faze kilpa projektavimas. tai gana lengva galutinį metų projektas? ar verta galutinis metų projektą? mano dėstytojas sakė, kad lengva kurti tokius PLL su FPGA. ir analoginis yra daug sunkiau. taip turėčiau daryti ar dizaino analoginis? prašome parašyti savo pasiūlymą. TQ.

 

[arunragavan]

ir dizainas ADPLL yra kinda paprasta .. wot ir turi suprasti, yra pagrindiniai buildin blokai ADPLL Pirmasis KMB po žemo dažnio filtras, ir pagaliau DOC - skaitmeninės kontrolės osciloskopu. Pabandyti imituoti tokius blokus, ir Wud gauti UR ADPLL produkcija .. fazės ir dažnio užrakinti. Turiu šiek tiek medžiagos ADPLLs .. galiu įkelti, jei reikia. , atsižvelgiant,

 

[arbalez]

aš manau, reikia. galite įkelti failus? Ar raštu VHDL kodas adpll džiovos? Ačiū.

 

[arunragavan]

Na čia yra dokumentas, kuriame pateikiama informacija apie ADPLLs Skaitmeninis etapas Locked Loops Mike Delong 13 2004 m. gegužės mėn. Temų šio techninio popieriaus tema bus FPGA įgyvendinti skaitmeninės palaipsniui Locked Loops. Tikiuosi, kad tai padės jums atžvilgiu,