Problemos naudojant Xilinx Pirmykštė gauti greičiau elementai

V

vidyaredy

Guest
Hi friends,

Mano dizainas man bus atidėti vienas signalas (laikrodis) gauti kitų signalų.Aš naudoju Xilinx Pirmykštė buferis (BUF arba bufg) gaminti nedelsiant elementai.Kai aš sintezuoja šį atskirai suteikia 7.266ns kombinacyjnych kelias delsimo.kai aš instantiated šį viršų modulis 15 kartus kuriančio patį laikotarpį .........

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Liūdnas" border="0" />

.Pat sythesis ataskaitoje teigiama paskirties bibliotekos BUF ar bufg turi skirtingą apibrėžimą modelis buvo pakeistas į buf1 ar bufg1.kai aš modeliuojamas ModelSim visi išėjimai happenning dėl paties krašto, nors dizainas nėra suderintas su laikrodžiu.Aš negalite matyti vėlavimo signalais visais ..... plz let me know if u turėti idėją.

 
Jums reikia pakeisti savo požiūrį, dizainas pagrįstas vėlavimas yra labai blogas expecially jei tai laikrodis, kurį norite atlikti.
Ką jūs darote, yra neteisingas ir syntethizer pašalinti (tai priežastis, kodėl jums bus suteikta tą patį laikotarpį, nesvarbu, kiek buferis įdėsite).

Vienintelis patikimas būdas generuoti laikrodis vėluoja viena su Xilinx turėtų būti panaudoti DLL.

Tiesiog jus, pabandykite pagalvoti apie sinchroninės sistemos daryti tai, ko norite, jeigu jūs tikrai norite sukurti dar FPGA dar jums kyla labai neprognozuojamų problemų.

 
Nors jie toli nuo rekomendavo sinchroninio FPGA dizainas, logika ląstelių nedelsiant tinklai gali būti naudinga kartais.

logic cells, specific synthesis attributes or constraints are necessary.

Užkirsti kelią sintezė įrankį tiesiog pašalinti šį (ir jo nuomone) nereikalingas
logika ląstelių, specialių sintezė požymiai arba apribojimai yra būtini.Turėtumėte patikrinti Xilinx ISE dokumentus, kurių sintezė atributai yra nustatyta šiam tikslui.

Altera aptaria žiedo generatoriai įgyvendinti nuo logikos elementų grandinės šifravimo tikslais, žr Advanced Synthesis Cookbook 13 skyrius: http://www.altera.com/literature/manual/stx_cookbook.pdf

 
Aš tikrai nesuprantu iš šios temos, kuri ir prašė manęs skaityti ty. Atsitiktinius ir Pseudorandom funkcijos nuo altera Cook Book.Man reikia sukurti labai siaurą pluse dėl per takto ciklą, I cant naudoti skaitliukas.Ar yra koks nors kitas būdas?

 
Aš turėjo omenyje, kad metodai naudoti logika ląstelių vėlavimą.Sakė pavyzdys apie žiedo generatoriai, tačiau pulso vėlavimų gali būti įgyvendinamos vienodai.

Ar žinote, tuo tarpu, kodėl jūsų projektavimas neveikia?Tai faktiškai pagrindiniai punkte mano poste.

far apart from The only reliable way
.

Žiedo generatorius pavyzdys turėtų būti tik papildo, taip pat dokumentaciją, kad FPGA pardavėjas kartais siūlo nešvarių gudrybės
toli nuo vienintelis patikimas būdas.
 
vidyaredy rašė:

Man reikia sukurti labai siaurą pluse dėl per takto ciklą,
 
Pirmiausia norėčiau padaryti ne toks delsimas kada jis inreliable ir buf tikslas nėra nukreiptas į pasaulinio laikrodžio tinklo, ir jūs negalite naudoti BUFG atidėti laikrodis, naudoti DCM uždelsti laikrodis

Bet kokiu atveju manau, kad problema yra rezoliucija naudojate į ModelSim ir modelio karta, tai aišku!

Ką jūs darote, yra blogai projektavimo praktiką, ir turi žinoti, yra Skelbti PAR imitavimas yra ne kas tikrovė yra

 
you react on my post;

Manau Bibo
jūsų reakcija į mano postą;stated it very clearly: it's not a recommended design style

- FVM
nurodė labai aiškiai: tai nėra rekomenduojama dizaino stilių
todėl aš nematau priežasties, kad ją pakartoti;did not get the example given by FvM
so I showed

- Vidyaredy
negavau pateiktas pavyzdys FVM
kad aš parodė
aiškiau kodas;
Citata:

Aš nenoriu daryti tokio delsimo kada, tai inreliable
 
Aš iš esmės sutinku su j_andr požiūrius.

warnings to beware of dirty design practices
, thus I quoted an official Altera document, that suggests it anyway.

Aš jau tikėtis, kai geranoriški
įspėjimus saugokitės nešvarių projektavimo veiklos praktiką,
todėl aš cituojamą Altera oficialus dokumentas, kad ji rodo vistiek.Keletą papildomų minčių mano:

Loginiai ląstelių linijų vėlavimą yra labai patikimi, kiek jie sukuria gerai apibrėžtos vėlavimą.Jos taikymas, pavyzdžiui, vartotojo logika žiedas generatoriai atsitiktinių generatorių.Beje, speciali įranga PLL (kaip Xilinx DCM), taip pat sukurti iš žiedo osciliatorius, bet skirtumas tie su kintama tiekimas.

Vokiečių mikroschemų dizaino namas užima net patentus skaitmeninių kontroliuojama generatoriai remiasi grynai skaitmeninis logika ląstelių vėlavimą http://www.colognechip.com/asic/ip-cores/digicc-pll-techn.pdf

Taip pat impulsų formavimo arba impulso susidarymas yra galimas taikymo srities, kaip jūs įrodė savo pavyzdžiu.Loginiai ląstelių vėlavimas taip pat gali būti naudojami siekiant generuoti faze ar padauginus laikrodžiai su mažais loginiai įtaisai, kurie neturi PLL.

Naujesni Altera prietaisai laikrodis valdymo blokus, kurie leidžia vairuoti pasaulio laikrodis tinklai logikos elementai.

Įdomus klausimas yra, jei FPGA priemones, būtų galima atlikti prasmingą laiko analizė vėlavimo tinklai nustatyta syn_keep atributų.

 
J_andr I dont pasakyti, kad gudrybės neveikia ir yra OK, tai ir aš padariau tai iš tiesų kai ciruits you can't get some išskyrus Sulaikyta impulsų ", pavyzdžiui, DDR DQS duomenys", bet jūs negalite gauti atidėtas laikrodis Tokiu būdu, ir jeigu jūsų pulsas maršrutas yra didelis arba kad diskai daugiau nei vieną elment galite gauti.
kai kalbama apie po PAR rezultatai tikrai ji yra netiksli yra kai kurių papildomų klausimų, kurie negali vykti į apskaitą po PAR pluse iš savo patirties (kai kurie elementai gali elgtis su skirtingų vertinimų) ir tiki mane po PAR, ne taip tiksliai, kaip manote, jeigu Jūsų dizaino reikalavimai yra griežti dažnis gali atsirasti problemų, kurios yra ne po PAR, taip pat po PAR irregualities (jūsų dizainas gali veikti kai kurių ląstelių, tačiau jo assumetric tuos neveiks!) bet kokiu atveju mano patarimai jums yra, jei turite pakankamai laiko tolerancijos į savo dažnį, kad vėlavimas yra atsipalaidavęs tada jis yra ok dizainą tikriausiai darbo teisė dar jei yor suvaržymai yra labai griežti tada įsitikinkite, kad jūsų dizainą po visų ModelSim yra tik skaitmeninio modeliavimo įrankis yra daug problemų ten, kad yra neapskaitytas
teiginys įrankis gali prireikti kažkada su savo dizaino jei jis yra labai sudėtinga

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top