A
aaronhor
Guest
Sveiki, aš susidūrėme su problema, parengti savo projekto. Norėdami pradėti, aš turiu 3 VHDL blokų mano projektą, ty DPWM, PID_compensator ir ADC. Aš sėkmingai sujungtas DPWM ir PID_compensator kartu ir kaupia, parengia juos be jokių klaidų. Taigi aš manau, abu blokus, yra gerai pasiruošę imituoti. Problema atsiranda ADC bloko. Aš manau, kad problema kyla todėl, kad aš naudoti VHDL aprašant, o ne verilog-ams ar VHDL-AMS. Pasirodo tokį klaidos pranešimą: ncelab: * El CFMPTC (.. / HC / zzz_adc / schema / verilog.vams 17 | 51): VHDL uosto ADC_DELAY_CELL_3.OUTPUT (../hc/adc_delay_cell_3/entity/vhdl.vhd: 10 16, padėtį) nėra suderinamas su Verilog. correspong VHDL uostas: Port (VDD: nekilnojamojo diapazonas nuo 0,0 iki 5,0; įvestis: STD_LOGIC; iš naujo: STD_LOGIC; išvedimo iš STD_LOGIC), klaidos pranešimas nurodo, kad išvesties prievadas yra nesuderinama su verilog. Bet man įdomu, tai dėl įvesties uoste VDD? Ar tipo nekilnojamojo palaikoma šiuo atveju? prisijungti modulis, aš naudoju yra nukopijuoti nuo pavaizduoto greitai pradėti pamoka. Aš tiesiog nukopijuoti visą prisijungti lib modulis ir juo naudotis. prisijungti taisyklė, aš naudoju ConnRule_25V_mid. Thanks a lot