Problema su VHDL subjektų Kvarta

[davorin]

Nors aš nekenčiu VHDL turiu jį naudoti kartas nuo karto (o ir dabar aš susiduria su keista problema su altpll subjektas pridėtinės aukščiausio lygio failą

 Info: Rasta 2 dizaino vienetų, įskaitant 1 subjektai. , kad šaltinio failas clkpll.vhd Info: Rasta dizainas vienetas 1: CLKPLL-SYN Info: Rasta subjekto 1: CLKPLL

Taip teisingai mato altpll modulis, tačiau vėliau ji sako, kad ji yra apibrėžta JT:

 Klaida: VHDL paklaidos usbtop.vhd (353): objektas "CLKPLL" yra naudojamas, tačiau nedeklaruojama Klaida: Nedomina statyti USBTOP_arch bent usbtop.vhd (35), nes ankstesnių klaidų

aukščiausio lygio kodas atrodo taip:

 u_PLL: CLKPLL uosto žemėlapyje (inclk0 => CLKINM, pllena => '1 ', areset => GR, C1 => GCLKM, C0 => CLKM, uždaryta => LOCK);

Žinau, kad tai turi būti kažkas kvailas ... ir aš nekenčiu tų kvailų VHDL kuriame reikalaujama, kad teisė būtų failų importuoti į Kvarta * arrgggghh.

 

[cube007]

Sveiki davorin, Ar įmanoma, kad yra su subjektu, architektūros ir komponentų pavadinimai problemą? Ar jie atitinka kartu? Kartais atgal aš turėjo mano kodo klaida ir, manau, klaidas, kai tas pats. Ar byla "clkpll.vhd" iš jūsų? Ar patikrinti importuotų failų tvarkos Kvarta? Tai labai kvailas dalykas, kaip sakėte. Bye, cube007

 

[davorin]

Taip .. clkpll.vhd generuoja su vedliu naudojant "altpll" ... Įmonės ir architektūra pavadinimai rungtynes ir komponentas yra "altpll". Hmm .. ir nėra net dirbti, kai naudoti verilog PLL modulis ..

 

[cube007]

Jūs pasakėte, kad jūsų komponentas pavadinimas altpll, tai reiškia, kad jūs momentinė turėtų atrodyti "u_PLL: altpll", o ne "u_PLL: CLKPLL". Jis dirba kaip šis mano atveju.

 

[davorin]

Kvailas (o; Būkite atsargūs naudodami dizaino failus skirtas Xilinx pagal Kvarta (o; Atrodo, kad Xilinx ISE nereikalauja "komponentas" deklaraciją PLL:

 komponentas clkpll uosto (inclk0: Į STD_LOGIC: = '0 ' ; areset: Į STD_LOGIC: = '0 '; C0: iš STD_LOGIC; C1: iš STD_LOGIC; uždaryta: iš STD_LOGIC); pabaigoje komponentas;

Dabar veikia (o;

 

[cube007]

Taip, viskas. Aš sukūriau projektui patikrinti, kur yra problema. Bet jums buvo greitesnis už mane (aš turėjau padėti mamai su savo PC: sm15. Būtina pripažinti komponentas, kurį norėčiau naudoti usbtop.vhd architektūra.

 komponentas clkpll uosto (inclk0: Į STD_LOGIC; areset: Į STD_LOGIC; C0: iš STD_LOGIC; C1: iš STD_LOGIC; uždaryta: iš STD_LOGIC); pabaigoje komponentas;