problema su vertimu iš VHDL į verilog

[mateushh]

Labas!

Noriu įgyvendinti paprastą I2C kontrolierius Spartan2 FPGA teikiama Xport2.0.Turiu vieną šaltinį, VHDL (kurį aš attatched į šį postą), tačiau problema yra ta, kad norint kad ji atitiktų Xport turiu instancija vadinamasis pirminis šaltinis, o aš turiu Verilog.

Taigi turiu atsisiųsti X-hdl 3 Translator ir išvertė savo ištakų verilog.Deja, aš negaliu synthetize jai Xilinx ISE 6.1i, kurį aš naudoju.Aš tiesiog gauti daug įvairių klaidų.

Galite man padėti?

Thanks a lot in advance!!

Mateusz Wysocki

 

[Big boy]

Konvertavimas iš VHDL į verilog (arba atvirkščiai), niekada nėra gera idėja.Bent jau ne automatizuota programa.

Pirma, jūs niekada negali gauti tą patį formatą, todėl bus pakoreguotos daug padaryti, kad išėjimo šaltinis, ir pastabų.

Be to, yra keli VHDL ir Verilog skirtumus, kurie negali būti verčiami nežinant konteksto.Taip pat analogiškai, kaip išversti į anglų ar kitą kalbą.Žinoma, galite naudoti Babelfish vertėjas (pvz., vertimas iš ispanų -> anglų k.), ir tikrai, visi tie žodžiai gali būti išversti "sintetiniu" teisingai (pažodžiui) į kitą kalbą, bet jį skaityti dažnai neturi prasmės.Kodėl?, Nes vertėjas negali žinoti kontekstą * * (kitaip tariant, * mintis * kad rašytojas turėjo omenyje).

It's the same for VHDL->Verilog translation. Pažvelkite į VHDL šaltinis, ir vienas išverstas į Verilog.Jei vertėjas nusileidimas, turėsite Verilog kodas, kuris atrodo kaip jis rungtynės VHDL kodą.Bet dabar, studijų VHDL šaltinis, ir suprantame * * minčiai, kad rašytojas įgyvendinti, o tada ieškoti Verilog kodą.Esu įsitikinęs, kad vienas iš pirmųjų ką jums pasakyti sau yra "Gee, geriau pradėti nuo nulio ...'.

Taigi, jūs turite 2 pasirinkimus, arba konvertuoti į Verilog, tik po to supratimo apie I2C VHDL core, arba naudojant programinę įrangą, kuri galėtų sudaryti mišrią disign (VHDL, sumaišyti su Verilog) koncepciją.

Just my 2 cents ...

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Mirkčiojimai" border="0" />