Problema Redingas sukurtas core į Xilinx ISE 5,1

[kri]

Aš dizainas, pavadintas aaa kurį sudaro barana sukurtas naudojant pagrindinio generatoriaus.Barana dizainas sukurtas sudaro tik io uostuose.

Taigi, ir imtis šio projekto aaa į Xilinx ISE ver 5.1.Kai aš perskaičiau jį ne Versti lygio, tai nepavyksta, tai klaidos pranešimą, kad ji negalėjo išspręsti modulis barana.

Kaip reikėtų skaityti mano failus?Kaip Xilinx ISE5.1 ieško barana dizainą?Jis ne atrodė skaitant.

Can someone help?
Thanks in advance.

 

[Bartart]

Labas!

Mano patirtis rodo, kad kai sukuria pagrindinę naudojant CoreGen visose Jei turite sukurti pagrindinius su standarto kaišteliai kaip ND, CE, RDY.

Iš tiesų, jei ne pirma jums problema imituoti pagrindinius ir, antra, jei jums nereikia šis uostus tiesiog paliko atvirą savo top_design.vhdSėkmės, Bart

 

[ljkong]

reikia žinoti generuoja failus, kaip jį naudoti.
kiekvienas rinkmeną įvairių tikslo.

 

[kri]

Yup, turiu ji tvirtai jau.
Aš turi pateikti visus su juo susijusius failus į tą patį katalogą, kad jį būtų galima perskaityti.

 

[MTTS0020112]

Jūs turite įdėti EDN failų gauna coregen į darbo aplankas