Problema modeliavimo - skirtumas tarp SPICE modeliavimas

[fasto2008]

Sveiki visi, Ar yra didelis skirtumas tarp SPICE modeliavimo dizainas maketavimas ir modeliavimas pat elektros grandinę. Nes aš rasti mano paprastas dabartinės veidrodis su dviem NMOS pralaidumo = 13.6KHZ. Ir kai aš dizaino maketą su L-Edit TANNER ir po ekstrahavimo failą prieskonių Manau pralaidumo = 532 Hz. Prašome padėti man Ačiū iš anksto

 

[erikl]

Tai reiškia, kad jūsų srovė 1nA ar mažiau, ir išdėstymą maršruto prideda 20 kartus talpų būdingo tranzistoriaus talpų. Patikrinkite, ar jūsų išgauti netlist tokių didelių jų naudojimą! Cheers, erikl

 

[fasto2008]

Ačiū erikl jūsų padėti, bet problema yra ne su dabartiniais, nes aš imituoti mažiau nei 1 NA ir daugiau, aš turiu tą pačią problemą. Aš vėl patikrinti mano išgauti netlist už parastic talpų ir iki šiol turiu tą pačią problemą. Prašome padėti man.

 

[erikl]

Šiuo atveju norėčiau pasiūlyti pašalinti (iš-komentarą) savo išgauti netlist jų naudojimą (galbūt vieną po vieną, ir visi jie galų gale) ir išsiaiškinti, kuris parazitinės dangtelis (-iai) (arba induktyvumas (-os )?) yra / yra atsakingi už sunaikinimą pralaidumą. Jūs tikrai galite naudoti tą patį tranzistorius modelių tiek savo pre-ir postLayout netlists? Sėkmės! erikl