problema, kai naudojate BuildGates sintezė įrankis.

[univer_solar]

Hi all,
Turėjau problemų, kai aš BuildGates sintezė įrankis.Importuoti verilog failą, laikas bibliotekos (. Tlf) ir padaryti sintetinti ir optimizuoti projektavimo.Bet kai aš rašau į netlist negalima tirpinti mano dizainas STD į ląsteles.Mano netlist byla, ji taip pat reikia daug instancijos teismas ir struktūra PIN, kai aš kviečiu į mano top modulis.
Pavyzdys:
kenh8 A8 (. th_clock (CLK),. th_reset (th_reset). laikrodis (kenh8). bazė (bazės)
,. Data_adc (ADC),. Rptc_cntr (rptc_cntr). Pwm_pad_o (pwm_pad_o8)
. selsource (selsource8));
kenh7 A7 (. th_clock (CLK),. th_reset (th_reset). laikrodis (kenh7). bazė (bazės)
,. Data_adc (ADC),. Rptc_cntr (rptc_cntr). Pwm_pad_o mainclk U1 (. Laikrodis (CLK),. Reset (th_reset). Kenh1 (kenh1). Kenh2 (kenh2)
. kenh3 (kenh3). kenh4 (kenh4). kenh5 (kenh5). kenh6 (kenh6). kenh7 (kenh7). kenh8 (kenh8). bazė (bazės),. rptc_cntr (rptc_cntr));
Aš taip pat gauti schamtic šį įrankį, sujungimo yra teisinga.
Pls help me išspręsti šią problemą.
Ačiū.