problemą su RESET SIGNALINIAMS PASSED į Cypress CHIP IŠ FPGA

[kalyansrinivas]

Hi all,
Mes turėjo virtex-4 FPGA ir cyprysowego valdytojas (CY7C68013) mūsų laive reset signalas Cypress lustas yra iš FPGA (virtex-4).Problema mes susiduriame yra ta, kad dėl kokios nors priežasties reset iš FPGA
doesnt kad cyprysowego chip bet kai priversti išorės luste priima tinkamai.Ar reikės atlikti nustatymus Xilinx ISE padaryti IO wypedzeni FPGA looklike dėl naujo signalas perduodamas iš išorinės aplinkos

Thankyou anksto

M Kalyansrinivas

 

[it_boy]

Negaliu suprasti jums tinkamai.
tačiau, jums patikrinti jei iš naujo prie išėjimo į FPGA vis tvirtino?Ar patikrinote su osciloskopu?
Kaip jūs generuoti naujo į FPGA?ar jis atitinka minimalų laikotarpį, kurio reikia CY7C68013?

 

[kalyansrinivas]

taip reset Išėjimo iš FPGA vis tvirtino tinkamai i tikrinamas osciloskopo pateikė Atidžiau indėlio cyprysowego naujo Kaisčiai

i am abejoti oras nustatyti jo (naujo), kaip PULLUP I / O panašus išorės atkurti, taip pat bet kokius struktūra savybes reikia