problemą apie greitį (FPGA design)

B

bjzhangwn

Guest
Aš sukurti sąsają su Xilinx xc2v1000-4fg256, tačiau didžiulėmis dažnis yra tik 130MHz, sistema requre 150MHz.What can I do, I
don't taisyti laiko apribojimas, nes nežinau, aš noriu žinoti jei xc2v100-4 gali gauti didelės spartos?

 
Į XC2V1000-4 gali Clocking kažkur apie 500 MHz, jei dizainas * * labai atidžiai.

Patikrinti savo laiko ataskaita rasti jūsų greitis silpnoji.Dažniausiai priežastis yra per daug logikos tarp šlepetės.Jums tikriausiai reikia vamzdyno projektavimo daugiau kruopščiai.

Skaityti Apribojimai vadovą, kad sužinotumėte, kaip taikyti laiko apribojimus.Kai jis yra nesuprantamas, todėl atidžiai perskaitykite!

 
Dažnis į siplify logfile dabar gali pasiekti 150, bet kai aš vietoje ir maršruto ISE išvežimo klaidos "Komponentas vėlavimas viršija apribojimą" Kokia tai problema?

 
Jūs naudojatės laikrodis DLL?Tai galėtų paspartinti ne daug.

Be to, jei jūsų sintezė, nurodant tikslą frequenty į 150MHz, pabandykite paleisti jį nurodant dažniau.

 
Norint pasiekti maksimalų efektyvumą
make design sinchroninio ir giliai vamzdynų.
Naudojimo apribojimų pašalinti apgaulingi ir multicycle keliu.

 
pabandykite naudoti sintezės priemones, pavyzdžiui synplify.Jos paprastai suteikia geresnių rezultatų nei Xilinx ise

 
Tkanks, Mano dizainas sinchroninio, bet nežinau, kaip dujotiekio mano konstrukcijos, aš taip pat painiojami su laiko apribojimų, Can someone help me?
Kas apribojimas Norėčiau pridurti, kai aš sukurti highseed projekto Ką reikėtų rūpintis, jei aš noriu gauti didelį greitį ir aukštos pefermance!

 
bjzhangwn rašė:

Tkanks, Mano dizainas sinchroninio, bet nežinau, kaip dujotiekio mano konstrukcijos, aš taip pat painiojami su laiko apribojimų, Can someone help me?

Kas apribojimas Norėčiau pridurti, kai aš sukurti highseed projekto Ką reikėtų rūpintis, jei aš noriu gauti didelį greitį ir aukštos pefermance!
 
naudoti synplify už systhesis ir naudoti jį optimizuoti už plotą ir įdėti pastangų lygis aukštas.Jūsų greičio pagerinti

 
į systhesis priemonė ir naudoti synplify, jei synplify būti automatiškai (Konvejerinio ir optimizuoti), Jeigu aš turiu įtraukti apribojimas failą, kai i systhesis!

 
bjzhangwn rašė:

į systhesis priemonė ir naudoti synplify, jei synplify būti automatiškai (Konvejerinio ir optimizuoti), Jeigu aš turiu įtraukti apribojimas failą, kai i systhesis!
 
Jūs pirmą kartą pamatyti blogiausio trajektorijų ar kritiškai keliai.tada naudokite apribojimus constarain kritiškai keliai.Jūs galite manyally įterpti vamzdynų sklende į crtical kelią ir suskirstyti į kelias į dvi ar daugiau, tai galutinai išspręsti problemą

 
Apribojimai pasakykite maršrutizatorius try harder atitinka jūsų laiko, tačiau negarantuoja sėkmės.Naudojant geriau sudarytojas gali pagerinti greitis pernelyg, bet paprastai ne dramatiškai.

Sužinokite, kaip padalinti savo dizainą į mažesnius paprastesnis vamzdynas etapais.Jei tai padaryti teisingai, jūs turėtumėte pamatyti didelis greičio pagerėjimas.

Tačiau, jei jūs naudojate lėčiau FPGA tokių funkcijų, kaip daugiklis ar RAM, jūsų greitis bus ribojamas šių funkcijų.

 
Gerai!

" approach.

Jūs galite pagerinti savo projektinis greitis naudojant "fizinio sintezė"
požiūris.Yra keletas įrankių, kurie gali padaryti tai už jus:

1) "AmplifyŽ Fizinė optimizatorius Programinė įranga", iš synplicity.
žr. pridedamą. pdf formatu, kad yra gera paraiška pastaba apie "naudojimas praplečia fizinio optimizatorių Xilinx Moduliniai Design".

2) "Tikslumas fizinio sintezė" iš kuratorių.Priedas išbraukiamas davorinPaaiškinimas: laisvai prieinamas adresu: www.synplicity.com/literature/ pdf / amp_mod_des_app_note.pdfĮspėjimas: # 5
 
bjzhangwn rašė:

Bet jei aš naudoju apribojimais, greitis sulėtėja!
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top